專(zhuān)利名稱(chēng)：一種讀后清零寄存器及讀后清零的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)字電路領(lǐng)域，尤其涉及一種讀后清零寄存器以及讀后清零寄 存器的方法。
背景技術(shù)：
在各類(lèi)功能電路中常需要設(shè)計(jì)一種特殊的功能寄存器，它能夠?qū)⒈４娴男?br> 息經(jīng)過(guò)CPU接口讀取后自行清零。
這種讀后清零寄存器的電路裝置設(shè)計(jì)要點(diǎn)是既要保證寄存器可以可靠地
被CPU接口讀取，又要求CPU接口讀取后，寄存器的內(nèi)容被可靠清零，同時(shí) 清零的動(dòng)作也不能影響讀取結(jié)果，也就是說(shuō)清零必須在CPU接口讀取數(shù)據(jù)完 成以后進(jìn)行。
目前已有寄存器的設(shè)計(jì)方法普遍存在時(shí)序上不夠嚴(yán)謹(jǐn)，常出現(xiàn)清零不可 靠，或者讀取不可靠的問(wèn)題，根本原因是清零動(dòng)作和讀取動(dòng)作在時(shí)間上存在重
疊的問(wèn)題。
圖l是以INTEL讀寫(xiě)接口模式為例，CPUj:S是片選信號(hào)，低電平時(shí)表示 寄存器選擇有效，CPU一ADDR是中央處理器CPU輸出的地址總線(xiàn)信號(hào)，對(duì) CPU—ADDR信號(hào)進(jìn)行譯碼產(chǎn)生CPU_CS信號(hào)，因此上時(shí)序上看CPU—CS比 CPU一ADDR有效寬度要小。CPU一RD信號(hào)是CPU的讀有效信號(hào)，低電平有效， 在CPU處理器輸出CPU—RD為低時(shí)，讀取采樣寄存器的值，CLR信號(hào)是對(duì)寄 存器清除信號(hào)，為高電平時(shí)清除寄存器的值。在以往的讀后清零寄存器的設(shè)計(jì) 方案中，CLR信號(hào)是相對(duì)CPU—RD下降沿進(jìn)行延時(shí)產(chǎn)生，因此在時(shí)序上讀有 效時(shí)間Tl和清除有效時(shí)間T2在時(shí)間上可能會(huì)有重疊部分，例如當(dāng)有些CPU 讀取速度較快時(shí)可以提前將數(shù)據(jù)取走，但對(duì)于某些CPU讀取速度較慢時(shí)，則存在讀取和清除重疊的問(wèn)題，在功能表現(xiàn)上體現(xiàn)就是讀取數(shù)據(jù)不可靠或者清除 不可靠。

發(fā)明內(nèi)容
本發(fā)明實(shí)施例提供了一種能夠?qū)崿F(xiàn)CPU讀取內(nèi)容數(shù)據(jù)和寄存器清零互不
干擾的讀后清零寄存器以及讀后清零的方法。
本發(fā)明實(shí)施例提供的一種讀后清零寄存器，包括存儲(chǔ)有內(nèi)容數(shù)據(jù)的存儲(chǔ)單
元，進(jìn)一步地，還包括
第一查找表單元，用于獲取CPU讀取所述內(nèi)容數(shù)據(jù)的有效時(shí)間，并根據(jù) 獲取的有效時(shí)間，生成初始清除信號(hào)；所述初始清除信號(hào)的有效電平的起始時(shí) 間不早于CPU讀取內(nèi)容數(shù)據(jù)的有效時(shí)間；
延時(shí)電路單元，用于將所述初始清除信號(hào)以設(shè)定的延時(shí)間隔，生成延時(shí)清 除信號(hào)；
第二查找表單元，用于檢測(cè)所述延時(shí)清除信號(hào)，當(dāng)所述延時(shí)清除信號(hào)無(wú)效 時(shí)，輸出所述內(nèi)容數(shù)據(jù)；否則，清除所述內(nèi)容數(shù)據(jù)，并輸出信號(hào)零。
所述第一查找表單元，還用于將所述CPU讀取內(nèi)容數(shù)據(jù)的有效時(shí)間的結(jié) 束點(diǎn)作為所述初始清除信號(hào)的有效電平的起始時(shí)間點(diǎn)，并使用預(yù)設(shè)的所述有效 電平的持續(xù)時(shí)間，生成所述初始清除信號(hào)。
所述第一查找表單元，還用于根據(jù)輸入的CPU片選信號(hào)、CPU輸出的地 址總線(xiàn)信號(hào)和CPU讀有效信號(hào)，獲取CPU讀取所述讀后清零的寄存器中內(nèi)容 數(shù)據(jù)的有效時(shí)間。
進(jìn)一步地，本發(fā)明實(shí)施例提供的讀后清零寄存器，還包括第一觸發(fā)器， 用于保存所述第二查找表單元的輸出結(jié)果，并將所述輸出結(jié)果輸出至CPU數(shù) 據(jù)總線(xiàn)。
進(jìn)一步地，本發(fā)明實(shí)施例提供的讀后清零寄存器，還包括同步時(shí)鐘信號(hào) 單元，用于輸出同步時(shí)鐘信號(hào)；所述延時(shí)電路單元，還用于根據(jù)所述同步時(shí)鐘信號(hào)單元輸出的同步時(shí)鐘信 號(hào)，保存所述初始清除信號(hào)，并將其延時(shí)總長(zhǎng)度等于設(shè)定延時(shí)間隔的若干時(shí)鐘
節(jié)拍，生成延時(shí)清除信號(hào)；
所述第一觸發(fā)器，還用于根據(jù)所述同步時(shí)鐘信號(hào)，保存所述第二查找表單 元的輸出結(jié)果，以及將所述輸出結(jié)果輸出至CPU數(shù)據(jù)總線(xiàn)。
所述設(shè)定的延時(shí)間隔的長(zhǎng)度根據(jù)CPU類(lèi)型以及讀取接口時(shí)序讀取時(shí)間參 數(shù)要求確定。
所述延時(shí)電路具體包括第二觸發(fā)器、第三觸發(fā)器、第一反相器、與門(mén)、 第四觸發(fā)器和第二反相器；
所述第二觸發(fā)器的D輸入端與所述第一查找表單元的輸出端相連，所述第 二觸發(fā)器的Q輸出端分別與第三觸發(fā)器的D輸入端以及與門(mén)的輸入端相連；
所述第三觸發(fā)器的Q輸出端經(jīng)過(guò)所述第一反相器與所述與門(mén)的輸入端相 連；所述與門(mén)的輸出端與所述第四觸發(fā)器的D輸入端相連；
所述第四觸發(fā)器的Q輸出端與第二反相器的輸入端相連；所述第二反相器 的輸出端與所述第二查找表單元相連；
所述第二觸發(fā)器、第三觸發(fā)器和第四觸發(fā)器的時(shí)鐘輸入端與所述同步時(shí)鐘 信號(hào)單元的輸出端相連。
所述第一查找表單元為三輸入端或門(mén)，其三輸入端分別為CPU片選信號(hào) 輸入端、CPU輸出的地址總線(xiàn)信號(hào)輸入端和CPU讀有效信號(hào)輸入端；
所述第二查找表單元為二輸入端與門(mén)，其兩個(gè)輸入端分別為內(nèi)容數(shù)據(jù)信號(hào) 輸入端以及所述第二反相器輸出信號(hào)的輸入端。
本發(fā)明實(shí)施例還提供了一種讀后清零的方法，包括
獲取CPU讀取存儲(chǔ)的內(nèi)容數(shù)據(jù)的有效時(shí)間，并根據(jù)獲取的有效時(shí)間，生 成初始清除信號(hào)；所述初始清除信號(hào)的有效電平的起始時(shí)間不早于CPU讀取 內(nèi)容數(shù)據(jù)的有效時(shí)間；
將所述初始清除信號(hào)以設(shè)定的延時(shí)間隔，生成延時(shí)清除信號(hào)；檢測(cè)所述延時(shí)清除信號(hào)，當(dāng)所述延時(shí)清除信號(hào)無(wú)效時(shí)，輸出所述內(nèi)容數(shù)據(jù)；
否則，清除所述內(nèi)容數(shù)據(jù)，并輸出信號(hào)零。
根據(jù)CPU讀取內(nèi)容數(shù)據(jù)的有效時(shí)間生成初始清除信號(hào)，包括
將所述CPU讀取內(nèi)容數(shù)據(jù)的有效時(shí)間的結(jié)束點(diǎn)作為所述初始清除信號(hào)的
有效電平的起始時(shí)間點(diǎn)，并使用預(yù)設(shè)的有效電平的持續(xù)時(shí)間，生成所述初始清
除信號(hào)。
所述生成延時(shí)清除信號(hào)，包括
根據(jù)同步時(shí)鐘信號(hào)，保存所述初始清除信號(hào)，并將其延時(shí)總長(zhǎng)等于設(shè)定延 時(shí)間隔的若干時(shí)鐘節(jié)拍，生成所述延時(shí)清除信號(hào)。
本發(fā)明實(shí)施例還提供了一種讀后清零的方法，還包括
根據(jù)同步時(shí)鐘信號(hào)，將輸出的所述內(nèi)容數(shù)據(jù)或者信號(hào)零輸出至CPU數(shù)據(jù) 總線(xiàn)。
本發(fā)明實(shí)施例的有益效果，包括
本發(fā)明實(shí)施例提供的讀后清零寄存器以及讀后清零的方法，根據(jù)CPU讀 取內(nèi)容數(shù)據(jù)的有效時(shí)間，生成初始清除信號(hào)，并將初始清除信號(hào)以設(shè)定的延時(shí) 間隔，生成延時(shí)清除信號(hào)，將延時(shí)清除信號(hào)作為清零操作的指令信號(hào)，當(dāng)該延 時(shí)清除信號(hào)無(wú)效時(shí)，輸出內(nèi)容數(shù)據(jù)，否則，清除存儲(chǔ)的內(nèi)容數(shù)據(jù)，并輸出信號(hào) 零。由于初始清除信號(hào)的有效電平的起始時(shí)間不早于CPU讀取內(nèi)容數(shù)據(jù)的有 效時(shí)間，并且，寄存器進(jìn)行執(zhí)行清零操作的指令信號(hào)即延時(shí)清除信號(hào)，是在初 始清除信號(hào)的基礎(chǔ)上進(jìn)行延時(shí)生成，這樣，寄存器進(jìn)行清零的有效時(shí)間(即延 時(shí)清除信號(hào)的有效時(shí)間)和CPU讀有效信號(hào)的有效時(shí)間之間具有嚴(yán)格的時(shí)間 間隔，即使CPU實(shí)際讀取速度較慢時(shí)，也不會(huì)出現(xiàn)未讀取完數(shù)據(jù)，寄存器就 已經(jīng)清零的問(wèn)題，保證了 CPU讀取寄存器的內(nèi)容數(shù)據(jù)和寄存器清零操作按照 設(shè)定先后順序執(zhí)行，并且在時(shí)間上沒(méi)有重疊，彼此互不干擾。
并且，進(jìn)一步地，本發(fā)明實(shí)施例中，將CPU讀取內(nèi)容數(shù)據(jù)的有效時(shí)間的 結(jié)束點(diǎn)作為初始清除信號(hào)的有效電平的起始時(shí)間點(diǎn)，使得CPU讀取內(nèi)容數(shù)據(jù)有效時(shí)間與寄存器清零有效時(shí)間之間的間隔等于i殳定的延時(shí)間隔；而該延時(shí)間 隔可以預(yù)先根據(jù)CPU類(lèi)型以及讀取接口時(shí)序讀取時(shí)間參數(shù)要求來(lái)確定，因此， 在實(shí)際實(shí)施過(guò)程中，可以根據(jù)不同CPU類(lèi)型和讀取接口的要求來(lái)更合理地調(diào) 整CPU讀取內(nèi)容數(shù)據(jù)和寄存器清零兩個(gè)操作的時(shí)間間隔。在保證兩者互不干 擾的情況下，同時(shí)避免時(shí)間間隔過(guò)長(zhǎng)造成的讀取效率較低的問(wèn)題。


圖1為現(xiàn)有寄存器設(shè)計(jì)方案的時(shí)序圖2為本發(fā)明實(shí)施例提供的讀后清零寄存器的結(jié)構(gòu)示意圖3為本發(fā)明實(shí)施例提供的讀后清零寄存器的信號(hào)流走向圖4為本發(fā)明實(shí)施例提供的讀后清零寄存器中各信號(hào)的時(shí)序關(guān)系圖5為本發(fā)明實(shí)施例提供的讀后清零寄存器的一個(gè)具體實(shí)例的電路圖6為本發(fā)明實(shí)施例提供的一種讀后清零方法的流程圖。
具體實(shí)施例方式
下面結(jié)合附圖，用具體實(shí)施例對(duì)本發(fā)明提供的一種讀后清零的寄存器及讀 后清零的方法進(jìn)行詳細(xì)的說(shuō)明。
本發(fā)明實(shí)施例提供了一種讀后清零的寄存器，除了包含與現(xiàn)有技術(shù)中寄存 器所包含的存儲(chǔ)內(nèi)容數(shù)據(jù)的存儲(chǔ)單元之外，如圖2所示，進(jìn)一步地，還可以包 括第一查找表單元201、延時(shí)電路單元202、第二查找表單元203。
第 一查找表單元201 ，用于獲取CPU讀取該讀后清零寄存器中內(nèi)容數(shù)據(jù)的 有效時(shí)間，并根據(jù)獲取的有效時(shí)間，生成初始清除信號(hào)；初始清除信號(hào)的有效 電平的起始時(shí)間不早于CPU讀取內(nèi)容數(shù)據(jù)的有效時(shí)間；
延時(shí)電路單元202,用于將初始清除信號(hào)以設(shè)定的延時(shí)間隔，生成延時(shí)清 除信號(hào)；
第二查找表單元203，用于檢測(cè)延時(shí)清除信號(hào)，當(dāng)延時(shí)清除信號(hào)無(wú)效時(shí)，輸出該讀后清零寄存器中的內(nèi)容數(shù)據(jù)；當(dāng)延時(shí)清除信號(hào)有效時(shí)，清除存儲(chǔ)的內(nèi) 容數(shù)據(jù)，并輸出信號(hào)零。
本發(fā)明實(shí)施例提供的讀后清零寄存器，如圖2所示，進(jìn)一步地，還可以包 括第一觸發(fā)器204,用于保存第二查找表單元201的輸出結(jié)果，并將第二查 找表單元201的輸出結(jié)果輸出至CPU數(shù)據(jù)總線(xiàn)。
本發(fā)明實(shí)施例提供的讀后清零寄存器，如圖2所示，還可以包括同步時(shí) 鐘信號(hào)單元205，用于輸出同步時(shí)鐘信號(hào)；
延時(shí)電路單元202，還用于根據(jù)同步時(shí)鐘信號(hào)單元205輸出的同步時(shí)鐘信 號(hào)，保存初始清除信號(hào)，并將其延時(shí)總長(zhǎng)度等于設(shè)定延時(shí)間隔的若干時(shí)鐘節(jié)拍， 生成延時(shí)清除信號(hào)；
第一觸發(fā)器204，還用于根據(jù)同步時(shí)鐘信號(hào)單元205輸出的同步時(shí)鐘信號(hào)， 保存第二查找表單元203的輸出結(jié)果，以及將第二查找表單元203的輸出結(jié)果 輸出至CPU數(shù)據(jù)總線(xiàn)。
具體實(shí)施時(shí)，第一觸發(fā)器可以采用D觸發(fā)器，但不發(fā)明實(shí)施例并不限定第 一觸發(fā)器的具體類(lèi)型。
下面結(jié)合本實(shí)施例中讀后清零寄存器的信號(hào)流走向圖以及各信號(hào)的時(shí)序 關(guān)系圖，詳細(xì)地說(shuō)明本發(fā)明實(shí)施例提供的讀后清零寄存器的具體結(jié)構(gòu)和工作原 理。
從圖3中可以看出，查找表單元201對(duì)輸入的三路信號(hào)即CPU片選信號(hào) CPU—CS、 CPU輸出的地址總線(xiàn)信號(hào)CPU—ADDR以及CPU讀有效信號(hào) CPU一RD進(jìn)行處理，獲取CPU讀取寄存器中內(nèi)容數(shù)據(jù)的有效時(shí)間Tl，并且根 據(jù)有效時(shí)間Tl生成初始清除信號(hào)CLR。
在本發(fā)明實(shí)施例中，較佳地，初始清除信號(hào)CLR的有效電平的起始時(shí)間 點(diǎn)即CPU讀取內(nèi)容數(shù)據(jù)有效時(shí)間的結(jié)束點(diǎn)，以初始清除信號(hào)為高電平有效的 情況為例，CPU讀取內(nèi)容數(shù)據(jù)的有效時(shí)間Tl的結(jié)束點(diǎn)，正是初始清除信號(hào)CLR 由低電平跳變?yōu)橛行Ц唠娖降臅r(shí)間點(diǎn)。將CPU讀取內(nèi)容數(shù)據(jù)的有效時(shí)間的結(jié)束點(diǎn)作為初始清除信號(hào)CLR從低電 平躍變?yōu)楦唠娖?有效電平)的時(shí)間點(diǎn)，并使用預(yù)先設(shè)置的初始清除信號(hào)的有 效高電平的持續(xù)時(shí)間，就可以生成初始清除信號(hào)。
從圖4中的時(shí)序圖可以看出，初始清除信號(hào)是作為中間信號(hào)，并不是寄存 器清零操作的指令信號(hào)，寄存器根據(jù)將初始清除信號(hào)延時(shí)后的延時(shí)清除信號(hào)來(lái) 執(zhí)行清零操作。
延時(shí)電路單元202保存初始清除信號(hào)保存起來(lái)，并根據(jù)同步時(shí)鐘信號(hào) SYN一CLK,將其再延時(shí)若干個(gè)時(shí)鐘節(jié)拍，使得延時(shí)的若干時(shí)鐘節(jié)拍的總長(zhǎng)等 于預(yù)先設(shè)定的延時(shí)間隔T2，生成延時(shí)清除信號(hào)CLR_DLY，并將延時(shí)清除信號(hào) CLR一DLY作為寄存器進(jìn)行清零操作的指令信號(hào)。
延時(shí)間隔T2的長(zhǎng)短，可以根據(jù)CPU的類(lèi)型以及讀取接口時(shí)序的CPU實(shí) 際讀取時(shí)延要求的相關(guān)參數(shù)來(lái)綜合確定。通常，如果CPU實(shí)際讀取時(shí)延要求 較長(zhǎng)，那么T2時(shí)間也可以相應(yīng)長(zhǎng)一些。具體實(shí)施時(shí)，可以通過(guò)調(diào)整延時(shí)電路 單元的參數(shù)來(lái)實(shí)現(xiàn)T2時(shí)長(zhǎng)的調(diào)整。
延時(shí)電路單元202將生成的延時(shí)清除信號(hào)CLR一DLY輸出給第二查找表單 元203。
第二查找表單元203的檢測(cè)輸入的延時(shí)清除信號(hào)CLI^DLY和內(nèi)容數(shù)據(jù)信 號(hào)DATA;當(dāng)延時(shí)清除信號(hào)無(wú)效時(shí)，將輸入的內(nèi)容數(shù)據(jù)信號(hào)輸出給第一觸發(fā)器 的D輸入端；當(dāng)延時(shí)清除信號(hào)有效時(shí)，清除內(nèi)容數(shù)據(jù)，輸出信號(hào)"0"至第一 觸發(fā)器的D輸入端。
第一觸發(fā)器204，在同步時(shí)鐘信號(hào)SYN—CLK設(shè)定的觸發(fā)點(diǎn)，保存第二查 找表單元203的輸出，并將保存的結(jié)果輸出至數(shù)據(jù)總線(xiàn)CPU一DATA上。
圖4是本發(fā)明實(shí)施例提供的讀后清零寄存器中各信號(hào)的時(shí)序關(guān)系圖，其中
Tl為CPU讀取該讀后清零寄存器中內(nèi)容數(shù)據(jù)的有效時(shí)間；
T3為該讀后清零寄存器中延時(shí)清除信號(hào)的有效時(shí)間；
T2為預(yù)先設(shè)定的CPU讀取有效和寄存器清零有效之間的時(shí)間間隔。從圖4中可以清楚地看出，T2時(shí)間間隔，使得CPU讀有效時(shí)間和寄存器 清零的有效時(shí)間(即延時(shí)清除信號(hào)的有效時(shí)間)嚴(yán)格地隔離開(kāi)來(lái)，即使CPU 的讀取速度較慢，也能夠保證其完整地、可靠地將寄存器中的內(nèi)容數(shù)據(jù)讀走， 以及寄存器在讀取完后的可靠地自動(dòng)清零，使得CPU讀取內(nèi)容數(shù)據(jù)和寄存器 清零兩個(gè)^喿作在時(shí)序上沒(méi)有重疊，互不影響。
圖5是本發(fā)明實(shí)施例提供的讀后清零寄存器的一個(gè)具體實(shí)例的電路圖。如 圖5所示，該電路圖中，第一查表單元201可以采用三輸入端或門(mén)電路，三輸 入端或門(mén)501的三個(gè)輸入端分別為CPU片選信號(hào)(圖5中標(biāo)識(shí)為CPU—CS) 輸入端、CPU輸出的地址總線(xiàn)信號(hào)(圖5中標(biāo)識(shí)為CPU—ADDR)輸入端和CPU 讀有效信號(hào)(CPU_RD)輸入端。
延時(shí)電路單元202,如圖5所示，具體包括第二觸發(fā)器502、第三觸發(fā) 器503、第一反相器504、與門(mén)505、第四觸發(fā)器506和第二反相器507;其中
第二觸發(fā)器502的D輸入端與第一查找表單元201的輸出端相連，第二觸 發(fā)器502的Q輸出端分別與第三觸發(fā)器503的D輸入端以及與門(mén)505的輸入 端相連；
第三觸發(fā)器503的Q輸出端經(jīng)過(guò)第一反相器504和與門(mén)505的輸入端相連； 與門(mén)505的輸出端與第四觸發(fā)器506的D輸入端相連；
第四觸發(fā)器506的Q輸出端與第二反相器507的輸入端相連；第二反相器 507的輸出端與第二查找表單元203相連；
第二觸發(fā)器502、第三觸發(fā)器503和第四觸發(fā)器506的時(shí)鐘輸入端與同步 時(shí)鐘信號(hào)單元的輸出端相連。
第二查找表單元203可以采用二輸入端與門(mén)電路實(shí)現(xiàn)，該與門(mén)508的兩個(gè) 輸入端分別為內(nèi)容數(shù)據(jù)信號(hào)輸入端以及第二反相器507輸出信號(hào)的輸入端。
第二查找單元203的輸出端與第一觸發(fā)器204的D輸入端連接。同時(shí)，第 一觸發(fā)器204的時(shí)鐘輸入端與同步時(shí)鐘信號(hào)單元(圖5中未示意出)的輸出端 連接。圖5所示的電路在工作時(shí)，CPU片選信號(hào)(CPU—CS)、 CPU輸出的地址 總線(xiàn)信號(hào)(CPU—ADDR)和CPU讀有效信號(hào)(CPU_RD)共同輸入或門(mén)501 的三輸入端，但這三個(gè)信號(hào)同時(shí)為邏輯"0"時(shí)，或門(mén)501輸出邏輯"0",當(dāng) 三個(gè)信號(hào)其中任一個(gè)信號(hào)為邏輯"1"時(shí)，或門(mén)501輸出邏輯"1",生成初始 清除信號(hào)。
第二觸發(fā)器502和第三觸發(fā)器503將或門(mén)的輸出保存并延時(shí)2個(gè)同步時(shí)鐘 周期(SYN—CLK)。
當(dāng)?shù)诙|發(fā)器502的輸出為邏輯"1"，且第三觸發(fā)器輸出為邏輯"0"時(shí)， 與門(mén)505輸出邏輯"1"。
第四觸發(fā)器506將與門(mén)505的輸出延時(shí)一個(gè)同步時(shí)鐘周期(SYN—CLK)。
當(dāng)?shù)谒挠|發(fā)器506的輸出為邏輯"0"時(shí)，與門(mén)508輸出內(nèi)容數(shù)據(jù)信號(hào) (DATA);當(dāng)?shù)谒挠|發(fā)器506的輸出為邏輯"1"時(shí)，與門(mén)508輸出邏輯"0"。
本發(fā)明實(shí)施例提供的讀后清零寄存器，可以采用現(xiàn)場(chǎng)可編程門(mén)陣列(Field Programmable Gate Array, FPGA)器件實(shí)現(xiàn)，F(xiàn)PGA器件由于可以靈活配置的 優(yōu)點(diǎn)，在通信產(chǎn)品得到大量應(yīng)用，利用FPGA內(nèi)部豐富的觸發(fā)器、查找表以及 互聯(lián)線(xiàn)資源，可以實(shí)現(xiàn)本發(fā)明實(shí)施例提供的讀后清零寄存器可靠的讀取以及清 零的功能。
如圖5所示的本發(fā)明實(shí)施例提供的讀后清零寄存器的僅為具體實(shí)施中的一 種較佳的實(shí)施方式，但本發(fā)明實(shí)施例并不限于此種實(shí)現(xiàn)方式，具體實(shí)施過(guò)程中， 可以根據(jù)寄存器應(yīng)用場(chǎng)合的不同，采用相應(yīng)的軟件以及硬件實(shí)現(xiàn)，能夠?qū)崿F(xiàn)本 發(fā)明實(shí)施例提供的讀后清零的功能即可，都不脫離本發(fā)明的保護(hù)范圍。
根據(jù)本發(fā)明實(shí)施例提供的讀后清零寄存器，本發(fā)明實(shí)施例還提供了一種讀 后清零的方法，如圖6所示，具體包括以下步驟
S601、獲取CPU讀取存儲(chǔ)的內(nèi)容數(shù)據(jù)的有效時(shí)間，并根據(jù)CPU讀取內(nèi)容 數(shù)據(jù)的有效時(shí)間，生成初始清除信號(hào)；
初始清除信號(hào)的有效電平的起始時(shí)間不早于CPU讀取內(nèi)容數(shù)據(jù)的有效時(shí)間；
較佳地，將CPU讀取內(nèi)容數(shù)據(jù)的有效時(shí)間的結(jié)束點(diǎn)作為初始清除信號(hào)有 效電平的起始時(shí)間點(diǎn)，并使用預(yù)設(shè)的有效電平的持續(xù)時(shí)間，生成初始清除信號(hào)。
5602、 根據(jù)同步時(shí)鐘信號(hào)，將初始清除信號(hào)延時(shí)總長(zhǎng)等于設(shè)定的延時(shí)間隔 的若干時(shí)鐘節(jié)拍，生成延時(shí)清除信號(hào)；
延時(shí)間隔的長(zhǎng)短，可以根據(jù)CPU的類(lèi)型以及讀取接口時(shí)序的CPU實(shí)際讀 取時(shí)延要求的相關(guān)參數(shù)來(lái)綜合確定。
5603、 檢測(cè)延時(shí)清除信號(hào)是否有效；
當(dāng)延時(shí)清除信號(hào)無(wú)效時(shí)，執(zhí)行步驟S604;當(dāng)延時(shí)清除信號(hào)有效時(shí)，執(zhí)行步 驟S605;
步驟S604、輸出存儲(chǔ)的內(nèi)容數(shù)據(jù)；
步驟S605、清除存儲(chǔ)的內(nèi)容數(shù)據(jù)，并輸出信號(hào)零；
步驟S604或者S605之后，還執(zhí)行下述步驟S606:
步驟S606、 4艮據(jù)同步時(shí)鐘信號(hào)，將輸出的內(nèi)容凄史據(jù)或者信號(hào)零輸出至CPU 數(shù)據(jù)總線(xiàn)。
本發(fā)明實(shí)施例提供的讀后清零寄存器以及讀后清零的方法，根據(jù)CPU讀 取內(nèi)容數(shù)據(jù)的有效時(shí)間，生成初始清除信號(hào)，并將初始清除信號(hào)以設(shè)定的延時(shí) 間隔，生成延時(shí)清除信號(hào)，將延時(shí)清除信號(hào)作為清零操作的指令信號(hào)，當(dāng)該延 時(shí)清除信號(hào)無(wú)效時(shí)，輸出內(nèi)容數(shù)據(jù)，否則，清除存儲(chǔ)的內(nèi)容數(shù)據(jù)，并輸出信號(hào) 零。由于初始清除信號(hào)的有效電平的起始時(shí)間不早于CPU讀取內(nèi)容數(shù)據(jù)的有 效時(shí)間，并且，寄存器進(jìn)行執(zhí)行清零操作的指令信號(hào)即延時(shí)清除信號(hào)，是在初 始清除信號(hào)的基礎(chǔ)上進(jìn)行延時(shí)生成，這樣，寄存器進(jìn)行清零的有效時(shí)間(即延 時(shí)清除信號(hào)的有效時(shí)間)和CPU讀有效信號(hào)的有效時(shí)間之間具有嚴(yán)格的時(shí)間 間隔，即使CPU實(shí)際讀取速度較慢時(shí)，也不會(huì)出現(xiàn)未讀取完數(shù)據(jù)，寄存器就 已經(jīng)清零的問(wèn)題。保證了 CPU讀取寄存器的內(nèi)容數(shù)據(jù)和寄存器清零操作按照 設(shè)定先后順序執(zhí)行，并且在時(shí)間上沒(méi)有重疊，彼此互不干擾。并且，進(jìn)一步地，本發(fā)明實(shí)施例中，將CPU讀取內(nèi)容數(shù)據(jù)的有效時(shí)間的
結(jié)束點(diǎn)作為初始清除信號(hào)有效電平的起始時(shí)間點(diǎn)，使得CPU讀取內(nèi)容數(shù)據(jù)有 效時(shí)間與寄存器清零有效時(shí)間之間的間隔等于設(shè)定的延時(shí)間隔；而該延時(shí)間隔 可以預(yù)先根據(jù)CPU類(lèi)型以及讀取接口時(shí)序讀取時(shí)間參數(shù)要求來(lái)確定，因此， 在實(shí)際實(shí)施過(guò)程中，可以根據(jù)不同CPU類(lèi)型和讀取接口的要求來(lái)更合理地調(diào) 整CPU讀取內(nèi)容數(shù)據(jù)和寄存器清零兩個(gè)操作的時(shí)間間隔。在保證兩者互不干 擾的情況下，同時(shí)避免時(shí)間間隔過(guò)長(zhǎng)造成的讀取效率較低的問(wèn)題。
明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及 其等同技術(shù)的范圍之內(nèi)，則本發(fā)明也意圖包含這些改動(dòng)和變型在內(nèi)。
權(quán)利要求
1、一種讀后清零寄存器，包括存儲(chǔ)有內(nèi)容數(shù)據(jù)的存儲(chǔ)單元，其特征在于，還包括第一查找表單元，用于獲取CPU讀取所述內(nèi)容數(shù)據(jù)的有效時(shí)間，并根據(jù)獲取的有效時(shí)間，生成初始清除信號(hào)；所述初始清除信號(hào)的有效電平的起始時(shí)間不早于CPU讀取內(nèi)容數(shù)據(jù)的有效時(shí)間；延時(shí)電路單元，用于將所述初始清除信號(hào)以設(shè)定的延時(shí)間隔，生成延時(shí)清除信號(hào)；第二查找表單元，用于檢測(cè)所述延時(shí)清除信號(hào)，當(dāng)所述延時(shí)清除信號(hào)無(wú)效時(shí)，輸出所述內(nèi)容數(shù)據(jù)；否則，清除所述內(nèi)容數(shù)據(jù)，并輸出信號(hào)零。
2、 如權(quán)利要求1所述的寄存器，其特征在于，所述第一查找表單元，還 用于將所述CPU讀取內(nèi)容數(shù)據(jù)的有效時(shí)間的結(jié)束點(diǎn)作為所述初始清除信號(hào)的 有效電平的起始時(shí)間點(diǎn)，并使用預(yù)設(shè)的所述有效電平的持續(xù)時(shí)間，生成所述初 始清除信號(hào)。
3、 如權(quán)利要求1所述的寄存器，其特征在于，所述第一查找表單元，還 用于根據(jù)輸入的CPU片選信號(hào)、CPU輸出的地址總線(xiàn)信號(hào)和CPU讀有效信號(hào)， 獲取CPU讀取所述讀后清零的寄存器中內(nèi)容數(shù)據(jù)的有效時(shí)間。
4、 如權(quán)利要求1所述的寄存器，其特征在于，還包括第一觸發(fā)器，用 于保存所述第二查找表單元的輸出結(jié)果，并將所述輸出結(jié)果輸出至CPU數(shù)據(jù) 總線(xiàn)。
5、 如權(quán)利要求4所述的寄存器，其特征在于，還包括同步時(shí)鐘信號(hào)單 元，用于輸出同步時(shí)鐘信號(hào)；所述延時(shí)電路單元，還用于根據(jù)所述同步時(shí)鐘信號(hào)單元輸出的同步時(shí)鐘信 號(hào)，保存所述初始清除信號(hào)，并將其延時(shí)總長(zhǎng)度等于設(shè)定的延時(shí)間隔的若干時(shí) 鐘節(jié)拍，生成延時(shí)清除信號(hào)；所述第一觸發(fā)器，還用于根據(jù)所述同步時(shí)鐘信號(hào)，保存所述第二查找表單元的輸出結(jié)果，以及將所述輸出結(jié)果輸出至CPU數(shù)據(jù)總線(xiàn)。
6、 如權(quán)利要求1所述的寄存器，其特征在于，所述設(shè)定的延時(shí)間隔的長(zhǎng) 度根據(jù)CPU類(lèi)型以及讀取接口時(shí)序讀取時(shí)間參數(shù)要求確定。
7、 如權(quán)利要求1所述的寄存器，其特征在于，所述延時(shí)電路具體包括 第二觸發(fā)器、第三觸發(fā)器、第一反相器、與門(mén)、第四觸發(fā)器和第二反相器；所述第二觸發(fā)器的D輸入端與所述第一查找表單元的輸出端相連，所述第 二觸發(fā)器的Q輸出端分別與第三觸發(fā)器的D輸入端以及與門(mén)的輸入端相連；所述第三觸發(fā)器的Q輸出端經(jīng)過(guò)所述第一反相器與所迷與門(mén)的輸入端相 連；所述與門(mén)的輸出端與所述第四觸發(fā)器的D輸入端相連；所述第四觸發(fā)器的Q輸出端與第二反相器的輸入端相連；所述第上反相器 的輸出端與所述第二查找表單元相連;'所述第二觸發(fā)器、第三觸發(fā)器和第四觸發(fā)器的時(shí)鐘輸入端與所述同步時(shí)鐘信號(hào)單元的輸出端相連。
8、 如權(quán)利要求5所述的寄存器，其特征在于，所述第一查找表單元為三 輸入端或門(mén)，其三輸入端分別為CPU片選信號(hào)輸入端、CPU輸出的地址總線(xiàn) 信號(hào)輸入端和CPU讀有效信號(hào)輸入端；所述第二查找表單元為二輸入端與門(mén)，其兩個(gè)輸入端分別為內(nèi)容數(shù)據(jù)信號(hào) 輸入端以及所述第二反相器輸出信號(hào)的輸入端。 '
9、 一種讀后清零的方法，其特征在于，包括獲取CPU讀取存儲(chǔ)的內(nèi)容數(shù)據(jù)的有效時(shí)間，并根據(jù)獲取的有效時(shí)間，生 成初始清除信號(hào)；所述初始清除信號(hào)的有效電平的起始時(shí)間不早于CPU讀取 內(nèi)容數(shù)據(jù)的有效時(shí)間；將所述初始清除信號(hào)以設(shè)定的延時(shí)間隔，生成延時(shí)清除信號(hào)； 才全測(cè)所述延時(shí)清除信號(hào)，當(dāng)所述延時(shí)清除信號(hào)無(wú)效時(shí)，輸出所述內(nèi)容數(shù)據(jù)； 否則，清除所述內(nèi)容數(shù)據(jù)，并輸由信號(hào)零。
10、 如權(quán)利要求9所述的方法，其特征在于，根據(jù)CPU讀取內(nèi)容數(shù)據(jù)的有效時(shí)間生成初始清除信號(hào)，包括將所述CPU讀取內(nèi)容數(shù)據(jù)的有效時(shí)間的結(jié)束點(diǎn)作為所述初始清除信號(hào)的 有效電平的起始時(shí)間點(diǎn)，并使用預(yù)設(shè)的有效電平的持續(xù)時(shí)間，生成所述初始清 除信號(hào)。
11、 如權(quán)利要求9所述的方法，其特征在于，所述生成延時(shí)清除信號(hào)，包括根據(jù)同步時(shí)鐘信號(hào)，保存所述初始清除信號(hào)，并將其延時(shí)總長(zhǎng)等于設(shè)定延 時(shí)間隔的若干時(shí)鐘節(jié)拍，生成所述延時(shí)清除信號(hào)。
12、 如權(quán)利要求9所述的方法，其特征在于，還包括根據(jù)同步時(shí)鐘信號(hào)，將輸出的所述內(nèi)容數(shù)據(jù)或者信號(hào)零輸出至CPU數(shù)據(jù) 總線(xiàn)。
全文摘要
本發(fā)明公開(kāi)了一種讀后清零寄存器及讀后清零的方法，本發(fā)明提供的讀后清零寄存器包括存儲(chǔ)有內(nèi)容數(shù)據(jù)的存儲(chǔ)單元，還包括第一查找表單元、延時(shí)電路單元和第二查找表單元。第一查找表單元用于獲取CPU讀取內(nèi)容數(shù)據(jù)的有效時(shí)間，并根據(jù)該有效時(shí)間，生成初始清除信號(hào)；延時(shí)電路單元用于將初始清除信號(hào)以設(shè)定的延時(shí)間隔，生成延時(shí)清除信號(hào)；第二查找表單元用于檢測(cè)延時(shí)清除信號(hào)，當(dāng)延時(shí)清除信號(hào)無(wú)效時(shí)，輸出內(nèi)容數(shù)據(jù)；否則，輸出信號(hào)零。本發(fā)明提供的讀后清零寄存器及讀后清零的方法，將CPU的讀取內(nèi)容數(shù)據(jù)的有效時(shí)間和寄存器的清零內(nèi)容數(shù)據(jù)的有效時(shí)間嚴(yán)格地隔離開(kāi)來(lái)，避免了現(xiàn)有技術(shù)中兩者在時(shí)間上重疊造成的讀取不可靠或者清除不可靠的問(wèn)題。
文檔編號(hào)G06F9/30GK101576818SQ20091014725
公開(kāi)日2009年11月11日 申請(qǐng)日期2009年6月12日 優(yōu)先權(quán)日2009年6月12日
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