專利名稱：：一種基于fpga的網(wǎng)絡(luò)計(jì)算機(jī)的制作方法
技術(shù)領(lǐng)域：
：本實(shí)用新型涉及嵌入式電子芯片領(lǐng)域，具體的講是一種基于現(xiàn)場(chǎng)可編程門陣列(FPGA)的網(wǎng)絡(luò)計(jì)算機(jī)。
背景技術(shù)：
：隨著社會(huì)科技的發(fā)展，計(jì)算機(jī)應(yīng)用于越來(lái)越多的場(chǎng)景，但是針對(duì)于不同工作的需求，也許只是用了現(xiàn)代高性能計(jì)算機(jī)的一部分計(jì)算能力，從而造成了成本和生產(chǎn)上的浪費(fèi)，如圖l所示為現(xiàn)有技術(shù)中計(jì)算機(jī)系統(tǒng)的結(jié)構(gòu)示意圖?，F(xiàn)有技術(shù)中出現(xiàn)了功能簡(jiǎn)化的計(jì)算機(jī)系統(tǒng)，即網(wǎng)絡(luò)計(jì)算機(jī)，針對(duì)于各種不同的應(yīng)用，目前網(wǎng)絡(luò)計(jì)算機(jī)的技術(shù)總體可以分為以下兩類一類是傳統(tǒng)的以x86為基礎(chǔ)的精減PC的技術(shù)。另外一類是采用專用芯片的嵌入式系統(tǒng)技術(shù)。采用以x86為基礎(chǔ)的精減PC技術(shù)是在PC機(jī)的技術(shù)基礎(chǔ)上，采用小型本地閃存替代硬盤(pán)，減少本地內(nèi)存配置，并釆用精減指令集的CPU，并且采用精減版操作系統(tǒng)的一種專用商業(yè)PC機(jī)。采用這種架構(gòu)技術(shù)的網(wǎng)絡(luò)計(jì)算機(jī)，由于PC系統(tǒng)所必須的硬件模塊并沒(méi)有減少，只是在功能模塊的配置上進(jìn)行了一些精減，因此，其復(fù)雜程度并沒(méi)有降低。在制造成本上不會(huì)比傳統(tǒng)的PC機(jī)降低多少。另外，因?yàn)檫@種架構(gòu)的網(wǎng)絡(luò)計(jì)算機(jī)必須采用某些固定的芯片組，因此，在功率消耗上，也不會(huì)有很大程度的改進(jìn)。采用專用芯片的嵌入式系統(tǒng)技術(shù)是目前在網(wǎng)絡(luò)計(jì)算機(jī)產(chǎn)品中被廣泛釆用的另一種架構(gòu)技術(shù)。傳統(tǒng)的嵌入式系統(tǒng)技術(shù)一般都采用固定的芯片或芯片組，如基于微處理器(ARM:AdvancedreducedinstructionsetcomputerMachines)的嵌入式系統(tǒng)以及采用PowerPC架構(gòu)的嵌入式系統(tǒng)等等。這種采用固定芯片組的技術(shù)雖然相比較于x86技術(shù)而言，在成本和技術(shù)復(fù)雜程度上有了一定的降低，但是在擴(kuò)展性上，比如說(shuō)如果需要在一個(gè)固定的架構(gòu)上添加一些硬件或是軟件的功能模塊，采用專用芯片的這種架構(gòu)就無(wú)能為力了，并且采用了ARM或者PowerPC的嵌入式系統(tǒng)依然功耗較高。
實(shí)用新型內(nèi)容本實(shí)用新型的目的在于提供一種基于FPGA的網(wǎng)絡(luò)計(jì)算機(jī)，為了解決現(xiàn)有技術(shù)中普通計(jì)算機(jī)系統(tǒng)功耗過(guò)高，硬件容易造成浪費(fèi)，并且成本過(guò)高的不足。為了解決上述現(xiàn)有問(wèn)題，本實(shí)用新型實(shí)施例提供了一種基于FPGA的網(wǎng)絡(luò)計(jì)算機(jī)，其特征在于該FPGA芯片內(nèi)部包括交換總線及總線控制器，還包括USB處理模塊、顯示繪圖陣列模塊、以太網(wǎng)模塊、數(shù)字音頻模塊或存儲(chǔ)控制器中的兩種或者多種，該交換總線用于傳送所述FPGA芯片中各個(gè)功能模塊的數(shù)據(jù)，所述總線控制器與所述交換總線相連接，用于控制所述交換總線傳送數(shù)據(jù)。根據(jù)本實(shí)用新型實(shí)施例所述的一種基于FPGA的網(wǎng)絡(luò)計(jì)算機(jī)的一個(gè)進(jìn)一步的方面，還包括powerPC芯片，與所述FPGA芯片相連接，該powerPC芯片內(nèi)部包括多個(gè)硬件芯片組，分別用于實(shí)現(xiàn)所述網(wǎng)絡(luò)計(jì)算機(jī)的FPGA芯片沒(méi)有實(shí)現(xiàn)的功能，例如在FPGA芯片中沒(méi)有具有以太網(wǎng)模塊，則通過(guò)所述powerPC芯片的以太網(wǎng)芯片組實(shí)現(xiàn)以太網(wǎng)的連接。根據(jù)本實(shí)用新型實(shí)施例所述的一種基于FPGA的網(wǎng)絡(luò)計(jì)算機(jī)的一個(gè)進(jìn)一步的方面，所述FPGA芯片內(nèi)部還包括用軟件模擬的處理器內(nèi)核，與所述交換總線相連接，用于向所述FPGA芯片內(nèi)的其他功能模塊發(fā)送控制邏輯。根據(jù)本實(shí)用新型實(shí)施例所述的一種基于FPGA的網(wǎng)絡(luò)計(jì)算機(jī)的一個(gè)進(jìn)一步的方面，所述FPGA芯片內(nèi)部還包括用軟件模擬的Ps/2模塊，用于處理采用Ps/2接口的外部設(shè)備的數(shù)據(jù)。根據(jù)本實(shí)用新型實(shí)施例所述的一種基于FPGA的網(wǎng)絡(luò)計(jì)算機(jī)的一個(gè)進(jìn)一步的方面，該網(wǎng)絡(luò)計(jì)算機(jī)還包括以下接口與所述FPGA芯片的各個(gè)軟件模擬的模塊相對(duì)應(yīng)USB接口，該USB接口與所述FPGA芯片的相應(yīng)管腳相連接，用于與所述FPGA進(jìn)行數(shù)據(jù)通信，所述FPGA芯片的USB處理模塊處理所述USB接口的數(shù)據(jù)；顯示繪圖陣列接口，該顯示繪圖陣列接口與所述FPGA芯片的相應(yīng)管腳相連接，用于將所述FPGA芯片的顯示繪圖陣列模塊處理的數(shù)據(jù)輸出到所述網(wǎng)絡(luò)計(jì)算機(jī)外部的顯示裝置；以太網(wǎng)接口，該以太網(wǎng)接口與所述FPGA芯片的相應(yīng)管腳相連接，用于傳送所述FPGA芯片的以太網(wǎng)模塊處理的數(shù)據(jù)；數(shù)字音頻接口，該數(shù)字音頻接口與所述FPGA芯片的相應(yīng)管腳相連接，用于傳送所述FPGA芯片的數(shù)字音頻模塊處理的數(shù)據(jù)；存儲(chǔ)控制器接口，該存儲(chǔ)控制器接口與所述FPGA芯片的相應(yīng)管腳相連接，用于所述FPGA芯片與存儲(chǔ)器進(jìn)行數(shù)據(jù)傳輸。根據(jù)本實(shí)用新型實(shí)施例所述的一種基于FPGA的網(wǎng)絡(luò)計(jì)算機(jī)的一個(gè)進(jìn)一步的方面，所述FPGA芯片內(nèi)部還包括聯(lián)合測(cè)試接口模塊，與所述交換總線相連接，用于對(duì)所述FPGA芯片內(nèi)的各器件進(jìn)行測(cè)試。根據(jù)本實(shí)用新型實(shí)施例所述的一種基于FPGA的網(wǎng)絡(luò)計(jì)算機(jī)的一個(gè)進(jìn)一步的方面，所述FPGA芯片內(nèi)部還包括片內(nèi)用戶邏輯模塊，與所述交換總線相連接，用于啟動(dòng)所述FPGA芯片。根據(jù)本實(shí)用新型實(shí)施例所述的一種基于FPGA的網(wǎng)絡(luò)計(jì)算機(jī)的一個(gè)進(jìn)一步的方面，所述FPGA芯片內(nèi)部還包括定時(shí)器，與所述交換總線相連接，用于向所述FPGA芯片內(nèi)部的其他功能模塊提供時(shí)鐘數(shù)據(jù)。本實(shí)用新型方法實(shí)施例的有益效果在于，采用一個(gè)FPGA實(shí)現(xiàn)多種計(jì)算機(jī)的功能模塊，由于沒(méi)有采用相應(yīng)的多個(gè)硬件模塊，只是對(duì)FPGA進(jìn)行軟件上的編成實(shí)現(xiàn)了多種功能，所以本實(shí)用新型的網(wǎng)絡(luò)計(jì)算機(jī)制造成本低；并且因此也能夠?qū)崿F(xiàn)產(chǎn)品節(jié)能環(huán)保，由于當(dāng)計(jì)算機(jī)升級(jí)時(shí)，沒(méi)有采用多個(gè)硬件模塊而使得硬件浪費(fèi)減少，不會(huì)造成更多的環(huán)境污染，并且本實(shí)用新型實(shí)施例的FGPA實(shí)現(xiàn)多種計(jì)算機(jī)的功能模塊，耗電量低。此處所說(shuō)明的附圖用來(lái)提供對(duì)本實(shí)用新型的進(jìn)一步理解，構(gòu)成本申請(qǐng)的一部分，并不構(gòu)成對(duì)本實(shí)用新型的限定。在附圖中-圖1所示為現(xiàn)有技術(shù)中計(jì)算機(jī)系統(tǒng)的結(jié)構(gòu)示意圖2所示為本實(shí)用新型基于FPGA的網(wǎng)絡(luò)計(jì)算機(jī)第一實(shí)施例的功能模塊示意圖3所示為本實(shí)用新型基于FPGA的網(wǎng)絡(luò)計(jì)算機(jī)第一實(shí)施例的電路圖；圖4所示為本實(shí)用新型實(shí)施例Ps/2鼠標(biāo)接口的示意圖；圖5所示為VGA接口的示意圖6所示為本實(shí)用新型基于FPGA的網(wǎng)絡(luò)計(jì)算機(jī)第二實(shí)施例的功能模塊示意圖7所示為本實(shí)用新型基于FPGA的網(wǎng)絡(luò)計(jì)算機(jī)第二實(shí)施例的電路圖；圖8所示為本實(shí)用新型實(shí)施例網(wǎng)絡(luò)接口的示意圖。具體實(shí)施方式為使本實(shí)用新型的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，以下結(jié)合附圖對(duì)本實(shí)用新型的具體實(shí)施例進(jìn)行詳細(xì)說(shuō)明。在此，本實(shí)用新型的示意性實(shí)施例及其說(shuō)明用于解釋本實(shí)用新型，但并不作為對(duì)本實(shí)用新型的限定。本實(shí)用新型實(shí)施例提供一種基于FPGA的網(wǎng)絡(luò)計(jì)算機(jī)。以下結(jié)合附圖對(duì)本實(shí)用新型進(jìn)行詳細(xì)說(shuō)明。如圖2所示為本實(shí)用新型基于FPGA的網(wǎng)絡(luò)計(jì)算機(jī)第一實(shí)施例的功能模塊示意圖，包括FPGA芯片100，利用該FPGA芯片內(nèi)部邏輯電路實(shí)現(xiàn)的處理器內(nèi)核101，利用該FPGA芯片內(nèi)部邏輯電路實(shí)現(xiàn)的存儲(chǔ)控制器102，利用該FPGA芯片內(nèi)部邏輯電路實(shí)現(xiàn)的交換總線控制器103，利用該FPGA芯片內(nèi)部邏輯電路實(shí)現(xiàn)的交換總線104,利用該FPGA芯片內(nèi)部邏輯電路實(shí)現(xiàn)的異步串行收發(fā)器105，利用該FPGA芯片內(nèi)部邏輯電路實(shí)現(xiàn)的定時(shí)器106，利用該FPGA芯片內(nèi)部邏輯電路實(shí)現(xiàn)的顯示繪圖陣列(VGA:VideoGraphicsArray)模塊107，利用該FPGA芯片內(nèi)部邏輯電路實(shí)現(xiàn)的USB處理模塊108，利用該FPGA芯片內(nèi)部邏輯電路實(shí)現(xiàn)的以太網(wǎng)模塊109(ETHPHY)，利用該FPGA芯片內(nèi)部邏輯電路實(shí)現(xiàn)的同步串行接口模塊(SPI)110，利用該FPGA芯片內(nèi)部邏輯電路實(shí)現(xiàn)的片內(nèi)用戶邏輯111，利用該FPGA芯片內(nèi)部邏輯電路實(shí)現(xiàn)的數(shù)字音頻模塊112，聯(lián)合測(cè)i式(JTAG:JointTestActionGroup)接口模塊113。利用該FPGA芯片內(nèi)部邏輯電路實(shí)現(xiàn)的Ps/2處理模塊114。上述通過(guò)FPGA芯片內(nèi)部邏輯電路實(shí)現(xiàn)各種功能是指，根據(jù)現(xiàn)有的硬件功能模塊對(duì)數(shù)據(jù)的處理的方法，使用所述FPGA芯片的編輯工具，讓FPGA芯片模擬所述硬件的功能，例如可以使用硬件描述語(yǔ)言(HDL)對(duì)所述FPGA芯片進(jìn)行FPGA芯片內(nèi)部邏輯電路的搭建，使該FPGA芯片實(shí)現(xiàn)硬件VGA設(shè)備的視頻數(shù)據(jù)處理功能。所述處理器內(nèi)核IOI、存儲(chǔ)控制器102、總線控制器103、異步串行收發(fā)器105、定時(shí)器106、VGA模塊107、USB處理模塊108、以太網(wǎng)模塊109、同步串行接口模塊IIO、片內(nèi)用戶邏輯lll、數(shù)字音頻模塊112、JTAG接口模塊113和Ps/2處理模塊114分別與所述FPGA內(nèi)部交換總線104相連接。所述處理器內(nèi)核101用于實(shí)現(xiàn)軟CPU的功能，處理外部輸入的數(shù)據(jù)并控制所述FPGA上的其它功能模塊。該處理器內(nèi)核101可以使用現(xiàn)有技術(shù)中的軟核CPU實(shí)現(xiàn)。所述存儲(chǔ)控制器102用于對(duì)外部同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(SDRAM:SynchronousDynamicRandomAccessMemory)，夕卜部只讀內(nèi)存(ROM:Read-OnlyMemory)，外部Flash進(jìn)行數(shù)據(jù)傳輸控制。8所述總線控制器103用于控制總線上數(shù)據(jù)的傳輸。該總線控制器可以使用HDL語(yǔ)言在FPGA芯片上模擬通常計(jì)算機(jī)的總線控制器的控制功能。所述FPGA內(nèi)部交換總線104用于向所述FPGA內(nèi)部各個(gè)功能模塊提供總線通道。所有功能模塊通過(guò)NPI接口方式與所述FPGA內(nèi)部交換總線104相連接。所述異步串行收發(fā)器105用于管理所述FPGA進(jìn)行調(diào)試時(shí)的數(shù)據(jù)USB。所述定時(shí)器106用于向其它功能模塊提供時(shí)鐘。所述VGA模塊107用于處理視頻數(shù)據(jù)，并通過(guò)VGA接口與外部的顯示器或者視頻采集裝置進(jìn)行數(shù)據(jù)通信。所述USB處理模塊108用于處理用戶USB設(shè)備的數(shù)據(jù)。所述以太網(wǎng)模塊109用于接收與發(fā)送網(wǎng)絡(luò)接口傳輸?shù)臄?shù)據(jù)，對(duì)所述傳輸數(shù)據(jù)進(jìn)行調(diào)制與解調(diào)，實(shí)現(xiàn)網(wǎng)卡的功能，所述網(wǎng)絡(luò)接口例如為RJ45接口。所述同步串行接口模塊110用于管理所述FPGA進(jìn)行調(diào)試時(shí)的數(shù)據(jù)USB。所述片內(nèi)用戶邏輯111用于引導(dǎo)所述FPGA芯片啟動(dòng)。所述數(shù)字音頻模塊112用于處理音頻數(shù)據(jù)，并通過(guò)音頻接口與外部的揚(yáng)聲器或者音頻采集裝置進(jìn)行數(shù)據(jù)通信。所述JTAG接口模塊113用于連接外部的JTAG調(diào)試器，利用該JTAG調(diào)試器對(duì)所述FPGA芯片內(nèi)各個(gè)器件的測(cè)試。這里所述的器件不同于上述功能模塊，指FPGA芯片內(nèi)的物理器件。所述Ps/2處理模塊114，用于控制Ps/2接口外設(shè)的輸入與輸出，例如Ps/2接口的鼠標(biāo)與鍵盤(pán)。如圖3所示為本實(shí)用新型基于FPGA的網(wǎng)絡(luò)計(jì)算機(jī)第一實(shí)施例的電路圖。包括如圖2所示的FPGA芯片200，其內(nèi)部使用軟件實(shí)現(xiàn)了多種功能模塊，包括對(duì)于存儲(chǔ)器的控制器，異步串行收發(fā)器，VGA模塊，USB處理模塊，以太網(wǎng)模塊，同步串行接口模塊，數(shù)字音頻模塊，JTAG接口模塊和Ps/2處理模塊；在該FPGA芯片外部還具有USB和Ps/2接口201(其中包括了USB接口管腳和Ps/2接口的管腳)，數(shù)字音頻接口202，以太網(wǎng)接口203，JTAG接口204，與非閃存接口(NANDFlash)205,SD醒接口206，VGA接口207，SPI接口208，UART接口209。所述USB和Ps/2接口201，數(shù)字音頻接口202，以太網(wǎng)接口203，JTAG接口204，與非閃存接口(NANDFlash)205，SDRAM接口206，VGA接口207，SPI接口208，UART接口209均與所述FPGA芯片200上的相應(yīng)管腳相連接。所述USB和Ps/2接口201通過(guò)相應(yīng)管腳與所述FPGA芯片200的USB模塊的管腳(USB—1—n管腳、USB」^管腳)和Ps/2模塊引出的管腳(KB—d管腳和MS—CK管腳)相連接，通過(guò)該USB和Ps/2接口201接入外部鼠標(biāo)、鍵盤(pán)等Ps/2或者USB接口的設(shè)備。其中，所述KB一d管腳代表Ps/2接口鍵盤(pán)的一組管腳數(shù)據(jù)(KB—d)和時(shí)鐘(KB—CK)管腳，所述MS—CK管腳代表Ps/2接口鼠標(biāo)的一組管腳數(shù)據(jù)(MS_d)和時(shí)鐘(MS_CK)管腳。所述數(shù)字音頻接口202通過(guò)相應(yīng)管腳與所述FPGA芯片200的數(shù)字音頻模塊引出的管腳相連接，通過(guò)該數(shù)字音頻接口202進(jìn)行音頻的輸入與輸出。所述以太網(wǎng)接口203通過(guò)相應(yīng)管腳與所述FPGA芯片200的以太網(wǎng)模塊引出的管腳相連接，通過(guò)該以太網(wǎng)接口203與網(wǎng)絡(luò)接口相連接，進(jìn)行網(wǎng)絡(luò)數(shù)據(jù)的通信，所述網(wǎng)絡(luò)接口例如可以為RJ45接口。所述JTAG接口204通過(guò)相應(yīng)管腳與所述FPGA芯片200的JTAG接口模塊相連接，通過(guò)該JTAG接口204接入JTAG調(diào)試器，以實(shí)現(xiàn)對(duì)所述FPGA芯片中的各個(gè)器件，例如晶體管、與非門等器件進(jìn)行測(cè)試。所述NANDFlash接口205與SDRAM接口206的相應(yīng)管腳與所述FPGA芯片200的存儲(chǔ)控制器相連接，通過(guò)該NANDFlash接口205與SDRAM接口206與外部的例如Flash、SDRAM等存儲(chǔ)裝置傳輸數(shù)據(jù)。通過(guò)所述NANDFlash接口205獲取外部Flash中的操作系統(tǒng)和預(yù)裝軟件，通過(guò)SDRAM接口206使得該FPGA芯片能夠利用外部的SDRAM存儲(chǔ)器，提供運(yùn)行軟件的內(nèi)存空間。所述VGA接口207通過(guò)相應(yīng)管腳與所述FPGA芯片200的VGA模塊相連接，通過(guò)VGA接口207進(jìn)行視頻數(shù)據(jù)的輸入與輸出。所述SPI接口208通過(guò)相應(yīng)管腳與所述FPGA芯片200的同步串行接口模塊相連接，通過(guò)該SPI接口208使得所述FPGA芯片200的同步串行接口模塊與外部的同步串行數(shù)據(jù)進(jìn)行通信。所述UART接口209通過(guò)相應(yīng)管腳與所述FPGA芯片200的異步串行收發(fā)器相連接，通過(guò)該UART接口209使得所述FPGA芯片200的異步串行收發(fā)器與外部的異步串行數(shù)據(jù)進(jìn)行通信。作為優(yōu)選的實(shí)施例，表1對(duì)所述FPGA芯片部分功能模塊的接口管腳進(jìn)行定義。表l<table>tableseeoriginaldocumentpage11</column></row><table><table>tableseeoriginaldocumentpage12</column></row><table>如圖4所示為本實(shí)用新型實(shí)施例Ps/2鼠標(biāo)接口的示意圖，其中Ps/2接口的管腳1與第一實(shí)施例的FPGA芯片Ps/2模塊的MS一D管腳連接，用于傳送數(shù)據(jù)；Ps/2接口的管腳3與地線連接；Ps/2接口的管腳4與電源VCC連接；Ps/2接口的管腳5與FPGA的MS—CK管腳連接，用于傳送時(shí)鐘信息。如圖5所示為VGA接口的示意圖，其中VGA接口的管腳l、2、3分別與FPGA芯片的VGAred、VGAgreen、VGAblue管腳相連接，用于傳送顯示所用的紅、綠、藍(lán)色彩數(shù)據(jù)；VGA接口的管腳13、14分別與FPGA芯片VGA模塊的水平同步信號(hào)(VGA—HSVNC)、垂直同步信號(hào)(VGA一VSVNC)管腳連接，用于傳送水平同步和垂直同步信號(hào)。通過(guò)以上實(shí)施例，使用一片F(xiàn)PGA芯片模擬多種硬件功能，通過(guò)該FPGA芯片與外部接口的連接，使得該FPGA實(shí)現(xiàn)網(wǎng)絡(luò)計(jì)算機(jī)的功能，并且由于所有功能使用軟件在FPGA芯片內(nèi)部實(shí)現(xiàn)所以在硬件上成本很低。如圖6所示為本實(shí)用新型基于FPGA的網(wǎng)絡(luò)計(jì)算機(jī)第二實(shí)施例的功能模塊示意圖，包括powerPC(PerformanceOptimizedWithEnhancedRISC)芯片300，F(xiàn)PGA芯片301，NAND接口302，SD讀卡器接口303，USB接口304，以太網(wǎng)接口305，UART接口306，第一JTAG接口307，數(shù)字音頻接口308，Ps/2接口309，VGA接口310，顯存(VIDSD)接口311，第二JTAG接口312，網(wǎng)絡(luò)接口313。所述NAND接口302，SD讀卡器接口303，USB接口304，UART接口306，第一JTAG接口307，以太網(wǎng)接口305分別與所述powerPC芯片300相連接，所述網(wǎng)絡(luò)接口313與所述以太網(wǎng)接口305相連接，在所述powerPC芯片300內(nèi)部具有相應(yīng)的硬件芯片組支持各接口的數(shù)據(jù)控制與處理;所述FPGA芯片301與所述powerPC芯片300相連接，接受所述powerPC芯片300的控制；所述Ps/2接口309，數(shù)字音頻接口308，VGA接口310，顯存(VIDSD)接口311，第二JTAG接口312分別與所述FPGA芯片301相連接，在所述FPGA芯片301內(nèi)部具有相應(yīng)的軟件功能模塊支持所述各外部接口的數(shù)據(jù)控制與處理。由于powerPC芯片300內(nèi)部具有支持各功能模塊的芯片組，所以處理速度比較快，但是缺點(diǎn)是成本比較高，而且由于內(nèi)部的芯片組是由硬件構(gòu)成，所以powerPC芯片300所能夠完成的功能受到局限，其通過(guò)控制FPGA芯片301，則可以通過(guò)對(duì)FPGA芯片301進(jìn)行各種不同功能的實(shí)現(xiàn)，例如本例中所述powerPC芯片300不具有VGA視頻處理能力，音頻數(shù)據(jù)處理能力和Ps/2的串行數(shù)據(jù)處理能力，但是通過(guò)FPGA芯片301內(nèi)部的軟件功能模塊實(shí)現(xiàn)了上述功能，powerPC芯片300通過(guò)控制和調(diào)用該FPGA芯片301實(shí)現(xiàn)了上述功能，因此本實(shí)施例中的powerPC芯片300和FPGA芯片301構(gòu)成的網(wǎng)絡(luò)計(jì)算機(jī)可以以較快的速度和較低的成本實(shí)現(xiàn)普通計(jì)算機(jī)的基本功能。如圖7所示為本實(shí)用新型基于FPGA的網(wǎng)絡(luò)計(jì)算機(jī)第二實(shí)施例的電路圖。13本實(shí)施例針對(duì)于現(xiàn)有技術(shù)中的powerPC芯片與外設(shè)接口的連接不做詳細(xì)描述，F(xiàn)PGA芯片與外設(shè)接口的描述可以參考本實(shí)用新型第一實(shí)施例，在本例中只對(duì)powerPC芯片與FPGA芯片之間的接口電路進(jìn)行描述，兩者之間的接口管腳定義如表2所示。表2<table>tableseeoriginaldocumentpage14</column></row><table>如圖8所示為本實(shí)用新型實(shí)施例網(wǎng)絡(luò)接口的示意圖，其中網(wǎng)絡(luò)接口313的管腳1、2、3、6分別與以太網(wǎng)接口305的差分發(fā)送信號(hào)正MDI—TP管腳、差分發(fā)送信號(hào)負(fù)MDI—TN管腳、差分接收信號(hào)正MDI—R管腳、差分接收信號(hào)負(fù)PMDI—RN管腳相連接，LEDl和LED2分別與以太網(wǎng)接口305的LEDl和LED2管腳相連接。本實(shí)用新型有益效果在于，釆用一個(gè)FPGA實(shí)現(xiàn)多種計(jì)算機(jī)的功能模塊，由于沒(méi)有釆用相應(yīng)的多個(gè)硬件模塊，只是對(duì)FPGA進(jìn)行軟件上的編成實(shí)現(xiàn)了多種功能，所以本實(shí)用新型的網(wǎng)絡(luò)計(jì)算機(jī)制造成本低；并且因此也能夠?qū)崿F(xiàn)產(chǎn)品節(jié)能環(huán)保，由于當(dāng)計(jì)算機(jī)升級(jí)時(shí)，沒(méi)有采用多個(gè)硬件模塊而使得硬件浪費(fèi)減少，不會(huì)造成更多的環(huán)境污染，并且本實(shí)用新型實(shí)施例的FGPA實(shí)現(xiàn)多種計(jì)算機(jī)的功能模塊，耗電量低，相當(dāng)于普通PC的1/40(耗電量5瓦，最高不超過(guò)6瓦，普通PC耗電量200瓦)；間接節(jié)省空調(diào)開(kāi)支80%以上，外形小巧、重量不到200克，節(jié)約占地空間和運(yùn)輸成本；采用無(wú)風(fēng)扇設(shè)計(jì)，運(yùn)行無(wú)噪音；產(chǎn)品符合RoHS(RestrictionofHazardousSubstances)毒害物質(zhì)限制使用的綠色標(biāo)準(zhǔn)，不產(chǎn)生任何有害廢棄物；運(yùn)維管理簡(jiǎn)單耗電量低，可以避免由產(chǎn)生熱能過(guò)多，部件老化加速，所以故障率低；靈活可隨時(shí)實(shí)現(xiàn)在固定架構(gòu)上添加硬件和軟件的功能模塊。以上所述的具體實(shí)施方式，對(duì)本實(shí)用新型的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說(shuō)明，所應(yīng)理解的是，以上所述僅為本實(shí)用新型的具體實(shí)施方式而已，并不用于限定本實(shí)用新型的保護(hù)范圍，凡在本實(shí)用新型的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本實(shí)用新型的保護(hù)范圍之內(nèi)。權(quán)利要求1.一種基于FPGA的網(wǎng)絡(luò)計(jì)算機(jī)，其特征在于該FPGA芯片內(nèi)部包括交換總線及總線控制器，還包括USB處理模塊、顯示繪圖陣列模塊、以太網(wǎng)模塊、數(shù)字音頻模塊或存儲(chǔ)控制器中的兩種或者多種，該交換總線用于傳送所述FPGA芯片中各個(gè)功能模塊的數(shù)據(jù)，所述總線控制器與所述交換總線相連接，用于控制所述交換總線傳送數(shù)據(jù)。2.根據(jù)權(quán)利要求1所述的一種基于FPGA的網(wǎng)絡(luò)計(jì)算機(jī)，其特征在于，還包括powerPC芯片，與所述FPGA芯片相連接，該powerPC芯片內(nèi)部包括復(fù)數(shù)個(gè)硬件芯片組。3.根據(jù)權(quán)利要求1所述的一種基于FPGA的網(wǎng)絡(luò)計(jì)算機(jī)，其特征在于，所述FPGA芯片內(nèi)部還包括處理器內(nèi)核，與所述交換總線相連接，用于向所述FPGA芯片內(nèi)的其他功能模塊發(fā)送控制邏輯。4.根據(jù)權(quán)利要求3所述的一種基于FPGA的網(wǎng)絡(luò)計(jì)算機(jī)，其特征在于，所述FPGA芯片內(nèi)部還包括Ps/2處理模塊，用于處理采用Ps/2接口的外部設(shè)備的數(shù)據(jù)。5.根據(jù)權(quán)利要求1所述的一種基于FPGA的網(wǎng)絡(luò)計(jì)算機(jī)，其特征在于，該網(wǎng)絡(luò)計(jì)算機(jī)還包括以下接口與所述FPGA芯片的各個(gè)模塊相對(duì)應(yīng)USB接口，該USB接口與所述FPGA芯片的USB處理模塊的相應(yīng)管腳相連接，用于與所述FPGA進(jìn)行數(shù)據(jù)通信，所述FPGA芯片的USB處理模塊處理所述USB接口的數(shù)據(jù)；顯示繪圖陣列接口，該顯示繪圖陣列接口與所述FPGA芯片的顯示繪圖陣列模塊的相應(yīng)管腳相連接，用于將所述FPGA芯片的顯示繪圖陣列模塊處理的數(shù)據(jù)輸出到所述網(wǎng)絡(luò)計(jì)算機(jī)外部的顯示裝置；以太網(wǎng)接口，該以太網(wǎng)接口與所述FPGA芯片的以太網(wǎng)模塊的相應(yīng)管腳相連接，用于傳送所述FPGA芯片的以太網(wǎng)模塊處理的數(shù)據(jù)；數(shù)字音頻接口，該數(shù)字音頻接口與所述FPGA芯片的數(shù)字音頻模塊的相應(yīng)管腳相連接，用于傳送所述FPGA芯片的數(shù)字音頻模塊處理的數(shù)據(jù)；存儲(chǔ)控制器接口，該存儲(chǔ)控制器接口與所述FPGA芯片的存儲(chǔ)控制器的相應(yīng)管腳相連接，用于所述FPGA芯片與存儲(chǔ)器進(jìn)行數(shù)據(jù)傳輸。6.根據(jù)權(quán)利要求1所述的一種基于FPGA的網(wǎng)絡(luò)計(jì)算機(jī)，其特征在于，所述FPGA芯片內(nèi)部還包括聯(lián)合測(cè)試接口模塊，與所述交換總線相連接，用于對(duì)所述FPGA芯片內(nèi)的各器件進(jìn)行測(cè)試。7.根據(jù)權(quán)利要求1所述的一種基于FPGA的網(wǎng)絡(luò)計(jì)算機(jī)，其特征在于，所述FPGA芯片內(nèi)部還包括片內(nèi)用戶邏輯模塊，與所述交換總線相連接，用于啟動(dòng)所述FPGA芯片。8.根據(jù)權(quán)利要求1所述的一種基于FPGA的網(wǎng)絡(luò)計(jì)算機(jī)，其特征在于，所述FPGA芯片內(nèi)部還包括定時(shí)器，與所述交換總線相連接，用于向所述FPGA芯片內(nèi)部的其他功能模塊提供時(shí)鐘數(shù)據(jù)。專利摘要本實(shí)用新型涉及嵌入式計(jì)算機(jī)領(lǐng)域，為了解決現(xiàn)有技術(shù)中計(jì)算機(jī)的功耗較高，硬件浪費(fèi)多，并且不方便擴(kuò)展處理器功能的不足，提出了一種基于FPGA的網(wǎng)絡(luò)計(jì)算機(jī)，其特征在于該FPGA芯片內(nèi)部包括使用軟件模擬的交換總線及總線控制器，還包括使用軟件模擬的輸入輸出模塊、顯示繪圖陣列模塊、以太網(wǎng)模塊、數(shù)字音頻模塊或存儲(chǔ)控制器中的兩種或者多種，該交換總線用于傳送所述FPGA芯片中各個(gè)功能模塊的數(shù)據(jù)，所述總線控制器與所述交換總線相連接，用于控制所述交換總線傳送數(shù)據(jù)。本實(shí)用新型的有益效果在于，降低嵌入式計(jì)算機(jī)的系統(tǒng)復(fù)雜度，降低功耗，并且使網(wǎng)絡(luò)計(jì)算機(jī)有很好的擴(kuò)展能力。文檔編號(hào)G06F1/16GK201285527SQ20082012346公開(kāi)日2009年8月5日申請(qǐng)日期2008年11月3日優(yōu)先權(quán)日2008年11月3日發(fā)明者殷江,趙煦蘇申請(qǐng)人:北京瑞智創(chuàng)通系統(tǒng)科技有限公司