專利名稱：內(nèi)存調整結果檢測方法及其計算機系統(tǒng)的制作方法
技術領域：
本發(fā)明涉及一種計算機系統(tǒng)中的內(nèi)存控制方法，且特別涉及一種內(nèi)存調
整(training)結果檢測方法及其計算機系統(tǒng)。
背景技術：
一般來說，計算機系統(tǒng)的主板上會有一內(nèi)存控制器(memory controller), 此內(nèi)存控制器可設計于北橋芯片(north-bridge chip)或者中央處理器(CPU)之 內(nèi)。而內(nèi)存模塊，例如雙內(nèi)置內(nèi)存模塊(dual in-line memory module,簡稱 DIMM),則可插入(plug)于主板上的內(nèi)存模塊插槽，例如DIMM插槽。因此， 內(nèi)存控制器即可和內(nèi)存模塊進行數(shù)據(jù)的傳遞。
再者，內(nèi)存控制器以及內(nèi)存插槽都是焊接(soldered)于主板上，而內(nèi)存控 制器以及內(nèi)存插槽之間會有金屬線(metal traces)連接。另外，內(nèi)存模塊也有 一子板(daughter board),子板的一邊有金手指(gold fmgers)可插入于內(nèi)存模塊 插槽。而子板上還焊接多個隨機存取內(nèi)存芯片(以下簡稱DRAM芯片)，DRAM 芯片以及金手指之間會有金屬線連接。
當內(nèi)存控制器發(fā)出寫入指令(write command)時，數(shù)據(jù)可從內(nèi)存控制器傳 送至DRAM芯片并存儲。而當內(nèi)存控制器發(fā)出讀取指令(read command)時， 數(shù)據(jù)可從DRAM芯片傳送至內(nèi)存控制器，并傳遞至CPU進行處理。
以雙倍數(shù)據(jù)速率(double data rate,以下簡稱DDR)內(nèi)存模塊或者雙倍數(shù) 據(jù)速率雙內(nèi)置內(nèi)存模塊(DDR DIMM)為例， 一個DDR交易(DDR transaction) 包括以下的步驟
首先，內(nèi)存控制器由指令線(command lines)以及地址線(address lines)送 出指令。而于下一個指令頻率(command clock)時，所有DDR內(nèi)存模塊會由 指令線以及地址線上讀取此指令，并且決定與此指令相關的DDR內(nèi)存模塊。 接著，此DDR內(nèi)存模塊中的所有DRAM芯片即根據(jù)指令來準備存儲或讀取 數(shù)據(jù)。
接著，當指令為讀取指令時，特定的一 DDR內(nèi)存模塊上的所有DRAM 芯片會開始驅動數(shù)據(jù)串行信號(簡稱DQ信號)與數(shù)據(jù)觸發(fā)(strobe)信號(簡稱 DQS信號)。或者，當指令為寫入指令時，DQ信號與DQS信號則由內(nèi)存控 制器所驅動。之后，DQ信號與DQS信號即可開始操作(toggling)。 一般來說， 假設一個內(nèi)存模塊中有八個DRAM芯片，則會有64條DQ信號以及8條DQS 信號，而DQ信號是傳遞數(shù)據(jù)，DQS信號是傳遞數(shù)據(jù)頻率(dataclock)。
請參照圖1A與圖1B，其所示為DDR內(nèi)存模塊上的信號。 一般來說， 內(nèi)存控制器300可控制四個DDR內(nèi)存模塊。為了解釋方便，圖1A與圖1B 中僅示出二個DDR內(nèi)存模塊IOO、 200。其中，圖1A所示為內(nèi)存控制器300 輸出的四個指令頻率(CMDCLK0-3)、四個芯片選擇信號(chip select signal, CS0 3)、指令信號、地址信號。由圖中可知，第一DDR內(nèi)存模塊100中包 括8個DRAM芯片101-108、一緩存器(register)120;第二 DDR內(nèi)存模塊200 中包括8個DRAM芯片201-208、 一緩存器(register)220。再者，二個DDR 內(nèi)存模塊100、 200插入第一與第二個內(nèi)存插槽150、 250。而內(nèi)存控制器300 產(chǎn)生的指令信號與地址信號，例如，地址信號(A0 A13)、行地址觸發(fā)信號(row address strobe,簡稱RAS信號)、列地址觸發(fā)信號(column address strobe,簡 稱CAS信號)、寫入使能信號(write enable,簡稱WE信號)，會傳遞至所有的 DDR內(nèi)存模塊100、 200的緩存器120、 220。
再者，內(nèi)存控制器300可輸出四組指令頻率信號(CMDCLK0 3)以及四 芯片選擇信號(CS0 CS4)至個別的DDR內(nèi)存模塊100、 200的緩存器120、 220。也就是說，利用圖1A所示的信號即可得知第一DDR內(nèi)存模塊100中 的DRAM芯片101-108或者第二 DDR內(nèi)存模塊200中的DRAM芯片 201 208需要讀取數(shù)據(jù)或者寫入數(shù)據(jù)的地址。
請參照圖1B，其所示為DDR內(nèi)存模塊上的DQ信號與DQS信號。由 圖1B可知，第一DDR內(nèi)存模塊100中有8個DRAM芯片101 108;第二 DDR內(nèi)存模塊200中有8個DRAM芯片201-208，每一個芯片需要8條DQ 信號搭配1條DQS信號，而8條DQ信號又稱為位信道(byte lane)。也就是 說， 一個位信道所傳遞的數(shù)據(jù)速度是由相對應的1條DQS信號來控制。
因此，如圖IB所示，第一 DDR內(nèi)存模塊100與第二 DDR內(nèi)存模塊200 中的第一 DRAM芯片101、 201連接至DQ0 DQ7信號以及DQS0信號；第
一 DDR內(nèi)存模塊100與第二 DDR內(nèi)存模塊200中的第二 DRAM芯片102、 202連接至DQ8 DQ15信號以及DQS1信號；第一 DDR內(nèi)存模塊100與第
二 DDR內(nèi)存模塊200中的第三DRAM芯片103、 203連接至DQ16 DQ23 信號以及DQS2信號；第一 DDR內(nèi)存模塊100與第二 DDR內(nèi)存模塊200中 的第四DRAM芯片104、 204連接至DQ24 DQ31信號以及DQS3信號；第
一 DDR內(nèi)存模塊100與第二 DDR內(nèi)存模塊200中的第五DRAM芯片105、 205連接至DQ32 DQ39信號以及DQS4信號；第一 DDR內(nèi)存模塊100與第
二 DDR內(nèi)存模塊200中的第六DRAM芯片106、 206連接至DQ40 DQ47 信號以及DQS5信號；第一 DDR內(nèi)存模塊100與第二 DDR內(nèi)存模塊200中 的第七DRAM芯片107、 207連接至DQ48 DQ55信號以及DQS6信號；以 及，第一 DDR內(nèi)存模塊100與第二 DDR內(nèi)存模塊200中的第七DRAM芯 片107、 207連接至DQ56 DQ63信號以及DQS7信號。
也就是說，當指令為讀取第一 DDR內(nèi)存模塊100時，第一 DDR內(nèi)存模 塊100上的8個DRAM芯片101~108會開始驅動DQO-63信號與DQS0-7信 號。或者，當指令為寫入第一 DDR內(nèi)存模塊100時，DQO-63信號與DQSO-7 信號則由內(nèi)存控制器300所驅動。之后，DQO-63信號與DQS0-7信號即可開 始操作(toggling)。
請參照圖2A，其所示為傳輸端上DQ信號與DQS信號之間的關系。根 據(jù)DDR內(nèi)存的規(guī)格，當數(shù)據(jù)在傳遞時，DQ信號以及DQS信號必須相互對 齊(align)。以DQ0 DQ7信號以及DQS0信號為例，DQ0 DQ7的數(shù)據(jù)必須對 齊DQSO的上升緣(rising edge)以及下降緣(falling edge)。也就是說，于讀取 指令時，所有的DRAM芯片可視為傳輸端(transiver)并輸出DQ信號與DQS 信號而內(nèi)存控制器可視為接收端(receiver)并接收DQ信號與DQS信號；反之， 于寫入指令時，內(nèi)存控制器可視為傳輸端并輸出DQ信號與DQS信號而所 有的DRAM芯片可視為接收端并接收DQ信號與DQS信號。而傳輸端輸出 的DQ信號與DQS信號必須相互對齊。
眾所周知，市面上的內(nèi)存模塊廠商非常的眾多，而使用者可以任意購買 不同廠商的內(nèi)存模塊插在相同的計算機系統(tǒng)中。而不同廠商所制造出來的內(nèi) 存模塊除了 DRAM芯片的差異之外，子板的布線(layout)也是不相同。所以， 每一個信號的傳遞延遲(propagation delay)會不相同，因而造成數(shù)據(jù)無法正確
的寫入DRAM芯片或者無法正確的由DRAM芯片讀出。
請參照圖2B，其所示為接收端上DQ信號與DQS信號之間的關系。也 即，當DQ0 7信號與DQS0信號傳遞至接收端時，通常會造成DQ0 7信號 與DQSO信號無法對齊。由圖2B可知，DQ6信號傳遞延遲很嚴重，有可能 造成DQ6上的數(shù)據(jù)無法正確的寫入DRAM芯片或者無法正確的由DRAM芯 片讀出，因而造成內(nèi)存模塊無法正常動作。
再者，當計算機系統(tǒng)的設計人員在研發(fā)主板的過程，為了要讓不同的內(nèi) 存模塊皆能夠順利地進行讀取與寫入。設計人員必須購買各種不同廠商的內(nèi) 存模塊并且插于內(nèi)存模塊插槽上，之后，測試所有的內(nèi)存模塊。由于不同的 內(nèi)存模塊的子板設計不同、DRAM芯片差異以及速度差異，因此會造成某些 內(nèi)存模塊無法順利讀取或者寫入。
為了解決上述問題，設計人員必須于主板上的內(nèi)存插槽上將所有的信號 線連接至示波器上，并且于測試內(nèi)存模塊的過程中觀看所有的信號品質。舉 例來說，假設執(zhí)行寫入或者讀取命令時產(chǎn)生DQ6信號失敗(也就是DQ6的數(shù) 據(jù)無法讀取或寫入)，此時，設計人員就必須分析DQ6信號以及DQS0信號 之間的關系。通常，會發(fā)生失敗的原因皆在于DQ6信號與DQS0信號無法 對齊，并且情況嚴重以至于內(nèi)存控制器或者DRAM芯片無法準確的讀取DQ6 上的數(shù)據(jù)。也就是說，己知計算機系統(tǒng)的設計人員僅能夠由示波器上觀察到 的現(xiàn)象來尋找DQ6信號與DQSO信號之間的關系，并且設法排除問題。
然而，當內(nèi)存模塊的種類很多時，測試內(nèi)存模塊并且排除問題將會變成 繁重的工作，除了沒有效率之外還會延遲主板出貨的時間。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的目的在于提供一種內(nèi)存調整結果檢測方法及其計算 機系統(tǒng)，以改善現(xiàn)有技術的缺陷。
本發(fā)明提出一種計算機系統(tǒng)中內(nèi)存調整結果檢測方法，包括下列步驟
將計算機系統(tǒng)開機；執(zhí)行計算機系統(tǒng)中一基本輸入輸出系統(tǒng)的一內(nèi)存調整程 序；以及，執(zhí)行此內(nèi)存調整程序后，將獲得的多個讀取時間參數(shù)與多個寫入 時間參數(shù)寫入一非易失性存儲器。
本發(fā)明還提出一種記錄內(nèi)存調整結果的計算機系統(tǒng)，包括 一中央處理器； 一內(nèi)存，包括一內(nèi)存模塊； 一芯片組，連接至內(nèi)存與中央處理器，其中 一內(nèi)存控制器整合于芯片組中； 一基本輸入輸出系統(tǒng)，連接至芯片組，并具 有一內(nèi)存調整程序；以及， 一非易失性存儲器，連接至芯片組；其中，于計 算機系統(tǒng)開機的過程，中央處理器執(zhí)行內(nèi)存調整程序，并將獲得的多個讀取 時間參數(shù)與多個寫入時間參數(shù)寫入至非易失性存儲器。
本發(fā)明還提出一種記錄內(nèi)存調整結果的計算機系統(tǒng)，包括 一中央處理 器，整合一內(nèi)存控制器； 一內(nèi)存，連接至中央處理器，且內(nèi)存包括一內(nèi)存模 塊； 一芯片組，連接至中央處理器； 一基本輸入輸出系統(tǒng)，連接至芯片組， 并具有一內(nèi)存調整程序；以及， 一非易失性存儲器，連接至芯片組；其中， 于計算機系統(tǒng)開機的過程，中央處理器可執(zhí)行內(nèi)存調整程序，并將獲得的多 個讀取時間參數(shù)與多個寫入時間參數(shù)寫入至非易失性存儲器。
本發(fā)明的優(yōu)點在于計算機開機并執(zhí)行BIOS的過程，將獲得的多個讀取 時間參數(shù)與多個寫入時間參數(shù)寫入非易失性存儲器。
為了能更進一步了解本發(fā)明特征及技術內(nèi)容，請參閱以下有關本發(fā)明的 詳細說明與附圖，然而附圖僅提供參考與說明，并非用來對本發(fā)明加以限制。


圖1A與圖1B所示為DDR內(nèi)存模塊上的信號。
圖2A所示為傳輸端上DQ信號與DQS信號之間的關系。
圖2B所示為接收端上DQ信號與DQS信號之間的關系。
圖3所示為讀取DQ信號調整程序與讀取DQS信號調整程序。
圖4A所示為本發(fā)明可記錄內(nèi)存調整結果的計算機系統(tǒng)的第一實施例。
圖4B所示為本發(fā)明可記錄內(nèi)存調整結果的計算機系統(tǒng)的第二實施例。
圖5所示為本發(fā)明計算機系統(tǒng)中內(nèi)存調整結果檢測方法流程圖。
具體實施例方式
一般來說，計算機系統(tǒng)的設計者會在基本輸入輸出系統(tǒng)(以下簡稱BIOS) 中設計一內(nèi)存調整程序(memory training codes)。于計算機系統(tǒng)初始化的過程 中，CPU會執(zhí)行BIOS中的內(nèi)存調整程序，并于內(nèi)存調整程序執(zhí)行完畢之后， 內(nèi)存模塊即可以成功的寫入與讀取。
所謂的內(nèi)存調整程序，即在于利用內(nèi)存控制器來控制DQ信號與DQS 信號各別的時間延遲達成接收端上的DQ信號與DQS信號對齊。因此，內(nèi) 存調整程序可進行寫入DQ信號調整程序(write DQ)、寫入DQS信號調整程 序(writeDQS)、讀取DQ信號調整程序(read DQ)、讀取DQS信號調整程序 (read DQS)。
由于DRAM芯片輸出DQS信號以及DQ信號時會對齊，因此，傳遞至 內(nèi)存控制器時DQS信號以及DQ信號并不會對齊。而所謂的讀取DQ信號調 整程序與讀取DQS信號調整程序，即是在讀取時內(nèi)存控制器可以各別地調 整接收到的DQS信號以及DQ信號的時間，使得DQS與所有的DQ信號對 齊，并使得DQ信號皆可被順利讀出。
所謂寫入DQ信號調整程序與寫入DQS信號調整程序，即是在寫入內(nèi)存 模塊時，內(nèi)存控制器可以各別地控制DQS信號以及DQ信號的時間，使得 DQS信號以及DQ信號到達DRAM片時可以達成DQS信號以及DQ信號對 齊。也就是說，內(nèi)存控制器個別地控制DQS信號以及DQ信號之間的信號 關系，使得輸出DQS信號以及DQ信號時不會對齊，但是DQS信號以及DQ 信號到達DRAM芯片時可以達成DQS信號以及DQ信號對齊。
請參照圖3，其所示為讀取DQ信號調整程序與讀取DQS信號調整程序。 當DQ0~8信號與DQSO信號傳遞至內(nèi)存控制器時，DQ0~8信號與DQSO信 號之間無法對齊。此時，內(nèi)存調整程序可調整DQ0 8信號與DQS0信號之 間的關系，達成DQ0 8信號與DQS0信號對齊。由圖3可知，DQ6信號延 遲最嚴重，因可以設定AtQDQ6為0，并且其它的信號可根據(jù)DQ6來進行延 遲。因此，DQS0信號與DQ6信號之間的時間差為AtQdqsq，而內(nèi)存調整程 序可將DQSO信號延遲A1Qdqso的時間；DQO信號與DQ6信號之間的時間差 為AtQDQ。，而內(nèi)存調整程序可將DQO信號延遲AtQDQo的時間；DQ1信號與 DQ6信號之間的時間差為AtQDQ1 ，而內(nèi)存調整程序可將DQ1信號延遲AtQDQ1 的時間；DQ2信號與DQ6信號之間的時間差為AtQDQ2，而內(nèi)存調整程序可 將DQ2信號延遲AtQDQ2的時間；DQ3信號與DQ6信號之間的時間差為 △tQDQ3，而內(nèi)存調整程序可將DQ3信號延遲AAtQDQ3的時間；DQ4信號與 DQ6信號之間的時間差為AtQdq4，而內(nèi)存調整程序可將DQ4信號延遲AtQDQ4 的時間；DQ5信號與DQ6信號之間的時間差為AtQD(25，而內(nèi)存調整程序可
將DQ5信號延遲AtQDQ5的時間；以及，DQ7信號與DQ6信號之間的時間差 為AtQDQ7,而內(nèi)存調整程序可將DQ7信號延遲AtQDQ7的時間。
也就是說，利用上述讀取DQ信號調整程序與讀取DQS信號調整程序后 可得到多個讀取時間參數(shù)(AtQDQs。、 AtQDQo AtQoQ7)。利用相同的方式，于寫 入DQ信號調整程序與寫入DQS信號調整程序后可得到多個寫入時間參數(shù)。 而當多個讀取時間參數(shù)與多個寫入時間參數(shù)成功設定完成時，內(nèi)存模塊即可 完成初始化(initial)并可順利的讀取或者寫入數(shù)據(jù)。反之，當上述多個讀取時 間參數(shù)與多個寫入時間參數(shù)無法成功設定完成時，內(nèi)存模塊初始化(initial)失 敗并且無法讀取或者寫入數(shù)據(jù)。
根據(jù)本發(fā)明的實施例，于CPU會執(zhí)行BIOS中的內(nèi)存調整程序時，無論 內(nèi)存模塊是否被初始化成功，CPU將多個讀取時間參數(shù)與多個寫入時間參數(shù) 存儲于一非易失性存儲器中，例如閃存，而計算機系統(tǒng)設計者即可根據(jù)存儲 的多個讀取時間參數(shù)與多個寫入時間參數(shù)來得知所有信號之間的時間關系， 并利用這些關系來進行判斷。因此可以解決已知必須利用示波器才能夠得知 所有信號之間的時間關系。
請參考圖4A，其所示為本發(fā)明可記錄內(nèi)存調整結果的計算機系統(tǒng)的第 一實施例。計算機系統(tǒng)具有一中央處理器(CPU)500、 一芯片組(chipset)505、 —BIOS 508、 一非易失性存儲器506、與一內(nèi)存510。其中， 一芯片組505 包括一北橋芯片(north bridge chip)502、 一南橋芯片(south bridge chip)504，而 北橋芯片502連接至內(nèi)存510、中央處理器500、與南橋芯片504;南橋芯片 504連接至北橋芯片502、 BIOS 508與非易失性存儲器506。而圖4A中的內(nèi) 存510包括至少一個內(nèi)存模塊，且BIOS 508中有一內(nèi)存調整程序509，而內(nèi) 存控制器503整合于芯片組505的北橋芯片502內(nèi)。
請參考圖4B，其所示為本發(fā)明可記錄內(nèi)存調整結果的計算機系統(tǒng)的第二 實施例。計算機系統(tǒng)具有一中央處理器(CPU)550、一芯片組555、一BIOS 558、 一非易失性存儲器556、與一內(nèi)存560。其中， 一芯片組555包括一北橋芯 片552、 一南橋芯片554，而中央處理器550連接至內(nèi)存560;北橋芯片552 連接至中央處理器550與南橋芯片554;南橋芯片554連接至北橋芯片552、 BIOS 558與非易失性存儲器556。而圖4B中的內(nèi)存560包括至少一個內(nèi)存
模塊，且BIOS 558中有一內(nèi)存調整程序559，而內(nèi)存控制器551整合于中央 處理器550內(nèi)。
于計算機系統(tǒng)開機的過程，中央處理器500于執(zhí)行BIOS 508中的內(nèi)存
調整程序時，將調整內(nèi)存模塊所獲得的多個讀取時間參數(shù)與多個寫入時間參 數(shù)寫入至非易失性存儲器中。因此，計算機系統(tǒng)設計者即可根據(jù)存儲的多個
讀取時間參數(shù)與多個寫入時間參數(shù)來進行判斷。再者，許多專業(yè)計算機玩家 (poweruser)皆會將內(nèi)存模塊進行超頻，而利用本發(fā)明，專業(yè)計算機玩家也可 以在內(nèi)存模塊進行超頻并重新開機后，利用非易失性存儲器內(nèi)存儲的多個讀 取時間參數(shù)與多個寫入時間參數(shù)，來可得知內(nèi)存模塊是否被初始化成功以及 內(nèi)存模塊內(nèi)所有信號之間的關系。
請參考圖5，其所示為本發(fā)明計算機系統(tǒng)中內(nèi)存調整結果檢測方法流程 圖。首先，于計算機系統(tǒng)開機時，如步驟S1，執(zhí)行BIOS中的內(nèi)存調整程序， 如步驟S2。之后，將獲得的多個讀取時間參數(shù)與多個寫入時間參數(shù)寫入非易 失性存儲器，如步驟S3。因此，根據(jù)非易失性存儲器內(nèi)存儲的多個讀取時間 參數(shù)與多個寫入時間參數(shù)即可得知所有信號之間的關系并可進行判斷。
因此，本發(fā)明的優(yōu)點在于計算機開機并執(zhí)行BIOS的過程，將獲得的多
個讀取時間參數(shù)與多個寫入時間參數(shù)寫入非易失性存儲器。而根據(jù)多個讀取 時間參數(shù)與多個寫入時間參數(shù)即可判斷所有信號之間的關系。
再者，上述的內(nèi)存模塊可運用于DDR內(nèi)存模塊，例如，雙倍數(shù)據(jù)速率 雙內(nèi)置內(nèi)存模塊(DDR DIMM)。
綜上所述，雖然本發(fā)明已以較佳實施例公開如上，然而其并非用以限定 本發(fā)明，任何本領域普通技術人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當可 作各種更動與潤飾，因此本發(fā)明的保護范圍當視權利要求書所界定的范圍為 準。
權利要求
1.一種內(nèi)存調整結果檢測方法，其特征是，包括下列步驟將計算機系統(tǒng)開機；執(zhí)行上述計算機系統(tǒng)中基本輸入輸出系統(tǒng)的內(nèi)存調整程序；以及執(zhí)行上述內(nèi)存調整程序后，將獲得的多個讀取時間參數(shù)與多個寫入時間參數(shù)寫入非易失性存儲器。
2. 根據(jù)權利要求1所述的方法，其特征是，其中上述非易失性存儲器為 閃存。
3. 根據(jù)權利要求1所述的方法，其特征是，其中上述內(nèi)存調整程序中包 括讀取DQ信號調整程序與讀取DQS信號調整程序，用以獲得上述這些讀 取時間參數(shù)。
4. 根據(jù)權利要求1所述的方法，其特征是，其中上述內(nèi)存調整程序中包 括寫入DQ信號調整程序與寫入DQS信號調整程序，用以獲得上述這些寫 入時間參數(shù)。
5. —種記錄內(nèi)存調整結果的計算機系統(tǒng)，其特征是，包括 中央處理器；內(nèi)存，包括內(nèi)存模塊；芯片組，連接至上述內(nèi)存與上述中央處理器，其中內(nèi)存控制器整合于上 述芯片組中；基本輸入輸出系統(tǒng)，連接至上述芯片組，并具有內(nèi)存調整程序；以及 非易失性存儲器，連接至上述芯片組；其中，于上述計算機系統(tǒng)開機的過程，上述中央處理器執(zhí)行上述內(nèi)存調 整程序，并將獲得的多個讀取時間參數(shù)與多個寫入時間參數(shù)寫入至上述非易 失性存儲器。
6. 根據(jù)權利要求5所述的計算機系統(tǒng)，其特征是，其中上述非易失性存 儲器為閃存。
7. 根據(jù)權利要求5所述的計算機系統(tǒng)，其特征是，其中上述內(nèi)存調整程 序為進行讀取DQ信號調整程序與讀取DQS信號調整程序，用以獲得上述 內(nèi)存中的上述這些讀取時間參數(shù)。
8. 根據(jù)權利要求5所述的計算機系統(tǒng)，其特征是，其中上述內(nèi)存調整程序為進行寫入DQ信號調整與寫入DQS信號調整，用以獲得上述內(nèi)存中的 上述這些寫入時間參數(shù)。
9. 根據(jù)權利要求5所述的計算機系統(tǒng)，其特征是，其中上述內(nèi)存模塊為 雙倍數(shù)據(jù)速率內(nèi)存模塊。
10. —種記錄內(nèi)存調整結果的計算機系統(tǒng)，其特征是，包括 中央處理器，整合內(nèi)存控制器；內(nèi)存，連接至上述中央處理器，且上述內(nèi)存包括內(nèi)存模塊； 芯片組，連接至上述中央處理器；基本輸入輸出系統(tǒng)，連接至上述芯片組，并具有內(nèi)存調整程序；以及 非易失性存儲器，連接至上述芯片組；其中，于上述計算機系統(tǒng)開機的過程，上述中央處理器可執(zhí)行上述內(nèi)存 調整程序，并將獲得的多個讀取時間參數(shù)與多個寫入時間參數(shù)寫入至上述非 易失性存儲器。
11. 根據(jù)權利要求10所述的計算機系統(tǒng)，其特征是，其中上述非易失性 存儲器為閃存。
12. 根據(jù)權利要求10所述的計算機系統(tǒng)，其特征是，其中上述內(nèi)存調整 程序為進行讀取DQ信號調整程序與讀取DQS信號調整程序，用以獲得上 述內(nèi)存中的上述這些讀取時間參數(shù)。
13. 根據(jù)權利要求10所述的計算機系統(tǒng)，其特征是，其中上述內(nèi)存調整 程序為進行寫入DQ信號調整程序與寫入DQS信號調整程序，用以獲得上 述內(nèi)存中的上述這些寫入時間參數(shù)。
14. 根據(jù)權利要求10所述的計算機系統(tǒng)，其特征是，其中上述內(nèi)存模塊 為雙倍數(shù)據(jù)速率內(nèi)存模塊。
全文摘要
本發(fā)明公開一種內(nèi)存調整結果檢測方法及其計算機系統(tǒng)。此方法包括下列步驟將計算機系統(tǒng)開機；執(zhí)行計算機系統(tǒng)中一基本輸入輸出系統(tǒng)的一內(nèi)存調整程序；以及，執(zhí)行此內(nèi)存調整程序后，將獲得的多個讀取時間參數(shù)與多個寫入時間參數(shù)寫入一非易失性存儲器。本發(fā)明的優(yōu)點在于計算機開機并執(zhí)行BIOS的過程，將獲得的多個讀取時間參數(shù)與多個寫入時間參數(shù)寫入非易失性存儲器。
文檔編號G06F11/34GK101359306SQ20081016109
公開日2009年2月4日 申請日期2008年9月26日 優(yōu)先權日2008年9月26日
發(fā)明者羅楠焜 申請人:華碩電腦股份有限公司