專利名稱：解決具有相同定址地址的兩I²C從屬裝置間產(chǎn)生沖突的裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種數(shù)據(jù)傳輸系統(tǒng)，且特別是有關(guān)于一種能解決具有相同定
址地址的兩I2C從屬裝置間產(chǎn)生沖突的裝置。
背景技術(shù)：
內(nèi)部集成電路(inter-integrated circuit,以下簡稱為I2C)總線為傳統(tǒng)的一種工 業(yè)標(biāo)準(zhǔn)串行總線，其常應(yīng)用于現(xiàn)今的電腦系統(tǒng)之中，用以當(dāng)作電腦系統(tǒng)的多個集成 電路或芯片間的連結(jié)與數(shù)據(jù)傳輸?shù)拿浇椤?一般而言，當(dāng)多個Pc集成電路或Pc芯 片間欲利用I2C總線來進行數(shù)據(jù)傳輸時，多個I2C集成電路或I2C芯片之其一必定 為^C主控裝置(master device)，例如南橋芯片，而其余則隸屬所述I2C主控裝 置的12(:從屬裝置(slave device)。
也亦因如此，被定址到的I2C從屬裝置才能透過I2C總線來與所述I2C主控裝 置進行數(shù)據(jù)傳輸。而眾所周知的是，所述^C總線通常包含有一條串行數(shù)據(jù)(serial data, SDA)信號線與一條串行時脈(serial clock, SCL)信號線，其中串行數(shù)據(jù)信 號線(SDA)常用以傳輸開始、地址、數(shù)據(jù)、控制、確認及停止等信號，而串行時 脈信號線(SCL)則用以傳輸時脈之用。當(dāng)然，以本領(lǐng)域技術(shù)人員對此技術(shù)應(yīng)己熟 識，故在此并不再加以贅述之。
于此先值得一提的是，傳統(tǒng)利用I2C總線來傳輸數(shù)據(jù)的缺點是，當(dāng)所述多個 I2C從屬裝置中具有相同的定址地址時，亦即同一時間至少有兩個I2C從屬裝置被 定址到，如此將會造成所述I2C主控裝置無法準(zhǔn)確地與具有相同定址地址的I2C從 屬裝置進行數(shù)據(jù)傳輸。
而為了要能有效地解決此問題，傳統(tǒng)便有人發(fā)展出利用緩沖器(buffer)來區(qū) 隔具有相同定址地址的i2C從屬裝置被所述I2C主控裝置定址的時間，如此同一時 間被定址的I2C從屬裝置就只會有一個，所以傳統(tǒng)利用I2C總線來傳輸數(shù)據(jù)所造成 的缺點便可解決，但衍生出的缺點就是設(shè)計成本的提升。
6另外，更值得一提的是，有些I2C從屬裝置必須在基本輸入輸出系統(tǒng)(basic input/output system,以下簡稱為BIOS)未完成其開機自我測試(power-on self-test, POST)時，才能被所述I2C主控裝置定址到，藉以進行后續(xù)數(shù)據(jù)傳輸，但是當(dāng)BIOS 完成其開機自我測試之后，這些I力從屬裝置便不再受所述fC主控裝置定址，從 而導(dǎo)致所述I2C主控裝置不能對所有I2C從屬裝置進行即時數(shù)據(jù)傳輸。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的目的在于提供一種能解決具有相同定址地址的兩I2C從屬 裝置間產(chǎn)生沖突的裝置，其主要是以價格低廉的電子元件所組成，所以可以達到設(shè) 計成本低廉的目的。
另外，本發(fā)明所提出的解決具有相同定址地址的兩Pc從屬裝置間產(chǎn)生沖突的
裝置會在BIOS未完成其開機自我測試之前，由I2C主控裝置來對所有I2C從屬裝 置進行定址，藉以進行后續(xù)數(shù)據(jù)傳輸，但在BIOS完成其開機自我測試之后，便改 由另一系統(tǒng)芯片(例如BMC)來對所有PC從屬裝置進行定址，藉以進行后續(xù)數(shù) 據(jù)傳輸，如此就可以達到對所有I2C從屬裝置進行即時數(shù)據(jù)傳輸?shù)哪康摹?br> 基于上述及其所欲成的目的，本發(fā)明提出一種解決具有相同定址地址的兩fc
從屬裝置間產(chǎn)生沖突的裝置，其特征在于其包括切換電路與選擇電路。其中，切換 電路耦接所述兩I2C從屬裝置，用以當(dāng)I2C主控裝置欲對所述兩I2C從屬裝置進行 數(shù)據(jù)傳輸時，依據(jù)第一選擇信號與第二選擇信號，而決定所述兩^C從屬裝置中的 何者能與所述^C主控裝置進行數(shù)據(jù)傳輸。選擇電路耦接切換電路，根據(jù)基本輸入 輸出系統(tǒng)的開機自我測試完成與否，而受控于所述^C主控裝置與系統(tǒng)芯片至少其 一，藉以來產(chǎn)生所述第一選擇信號與所述第二選擇信號。
于本發(fā)明的一實施例中，當(dāng)所述基本輸入輸出系統(tǒng)未完成開機自我測試時， 所述選擇電路受控于所述PC主控裝置；而當(dāng)所述基本輸入輸出系統(tǒng)己完成開機自 我測試時，所述選擇電路受控于所述系統(tǒng)芯片。
于本發(fā)明的一實施例中，所述切換電路包括第一傳輸元件、第二傳輸元件、 第一NMOS晶體管，以及第二NMOS晶體管。其中，所述第一傳輸元件的一端會 透過fC總線的串行時脈(SCL)信號線而與所述PC主控裝置耦接，而其另一端 會耦接至所述兩I2C從屬裝置中之一者。所述第二傳輸元件的一端會透過所述串行時脈信號線而與所述I2C主控裝置耦接，而其另一端會耦接至所述兩I2C從屬裝置 中之另一者。
所述第一NMOS晶體管的柵極用以接收所述第一選擇信號，所述第一NMOS 晶體管的源極會透過所述lt總線的一串行數(shù)據(jù)信號線(SDA)而與所述^C主控 裝置耦接，而所述第一NMOS晶體管的漏極則耦接至與所述第一傳輸元件的另一 端耦接的I2C從屬裝置。所述第二 NMOS晶體管的柵極用以接收所述第二選擇信 號，所述第二 NMOS晶體管的源極會透過所述串行數(shù)據(jù)信號線而與所述I2C主控 裝置耦接，而所述第二NMOS晶體管的漏極則耦接至與所述第二傳輸元件的另一
端耦接的Pc從屬裝置。
于本發(fā)明的一實施例中，所述第一傳輸元件的另一端、所述第二傳輸元件的 另一端、所述第一NMOS晶體管的漏極，以及所述第二NMOS晶體管的漏極更會 各別透過一上拉電阻而耦接至一第一系統(tǒng)電壓。另外，所述第一傳輸元件與所述第 二傳輸元件為導(dǎo)線與零歐姆電阻至少其一。
于本發(fā)明的一實施例中，所述選擇電路包括第一NPN晶體管、第二NPN晶 體管，以及第三NPN晶體管。其中，所述第一 NPN晶體管的基極用以接收所述 I2C主控裝置的一狀態(tài)接腳所輸出的一狀態(tài)信號，所述第一 NPN晶體管的發(fā)射極 耦接所述I2C主控裝置的一通用輸入輸出接腳，而所述第一 NPN晶體管的集電極 則用以產(chǎn)生所述第一選擇信號，并且耦接至一第二系統(tǒng)電源。
所述第二 NPN晶體管的基極用以接收一轉(zhuǎn)移信號，所述第二 NPN晶體管的 發(fā)射極耦接所述系統(tǒng)芯片的一通用輸入輸出接腳，而所述第二 NPN晶體管的集電 極則耦接至所述第一NPN晶體管的集電極。所述第三NPN晶體管的基極耦接所述 第二NPN晶體管的集電極，所述第三NPN晶體管的發(fā)射極耦接至一接地電位，而 所述第三NPN晶體管的集電極則用以產(chǎn)生所述第二選擇信號，并且耦接至所述第
二系統(tǒng)電源。其中，所述Pc主控裝置會透過所述狀態(tài)信號而得知所述基本輸入輸
出系統(tǒng)的開機自我測試是否己完成，且所述轉(zhuǎn)移信號與所述狀態(tài)信號互為反相。 于本發(fā)明的一實施例中，當(dāng)所述基本輸入輸出系統(tǒng)未完成開機自我測試時， 所述狀態(tài)信號會為高電壓，而所述轉(zhuǎn)移信號會為低電壓，藉以使得所述第一 NPN 晶體管導(dǎo)通，而所述第二 NPN晶體管截止，以至于當(dāng)所述I2C主控裝置的所述通 用輸入輸出接腳輸出高電壓時，所述第一選擇信號會為高電壓，而所述第二選擇信號會為低電壓，并當(dāng)所述Pc主控裝置的所述通用輸入輸出接腳輸出低電壓時，所
述第一選擇信號會為低電壓，而所述第二選擇信號會為高電壓。
于本發(fā)明的一實施例中，當(dāng)所述fc主控裝置的所述通用輸入輸出接腳輸出高 電壓時，所述I2C主控裝置會與所述第一傳輸元件的另一端所耦接的I2C從屬裝置 進行數(shù)據(jù)傳輸；而當(dāng)所述^C主控裝置的所述通用輸入輸出接腳輸出低電壓時，所 述I2C主控裝置會與所述第二傳輸元件的另一端所耦接的I2C從屬裝置進行數(shù)據(jù)傳 輸。
于本發(fā)明的一實施例中，當(dāng)所述基本輸入輸出系統(tǒng)己完成開機自我測試時， 所述狀態(tài)信號會為低電壓，而所述轉(zhuǎn)移信號會為高電壓，藉以使得所述第一 NPN 晶體管截止，而所述第二NPN晶體管導(dǎo)通，以至于當(dāng)所述系統(tǒng)芯片的所述通用輸 入輸出接腳輸出高電壓時，所述第一選擇信號會為高電壓，而所述第二選擇信號會 為低電壓，并當(dāng)所述系統(tǒng)芯片的所述通用輸入輸出接腳輸出低電壓時，所述第一選 擇信號會為低電壓，而所述第二選擇信號會為高電壓。
于本發(fā)明的一實施例中，當(dāng)所述系統(tǒng)芯片的所述通用輸入輸出接腳輸出高電 壓時，所述I2C主控裝置會與所述第一傳輸元件的另一端所耦接的I2C從屬裝置進 行數(shù)據(jù)傳輸；而當(dāng)所述系統(tǒng)芯片的所述通用輸入輸出接腳輸出低電壓時，所述fC 主控裝置會與所述第二傳輸元件的另一端所耦接的I2C從屬裝置進行數(shù)據(jù)傳輸。
于本發(fā)明的一實施例中，本發(fā)明所提出的解決具有相同定址地址的兩Pc從屬
裝置間產(chǎn)生沖突的裝置還包括一轉(zhuǎn)移電路，耦接所述I2C主控裝置與所述選擇電 路，用以反相所述狀態(tài)信號，并據(jù)以產(chǎn)生所述轉(zhuǎn)移信號。
于本發(fā)明的一實施例中，所述轉(zhuǎn)移電路包括一第四NPN晶體管，其中所述第 四NPN晶體管的基極用以接收所述狀態(tài)信號，所述第四NPN晶體管的發(fā)射極耦接 至所述接地電位，而所述第四NPN晶體管的集電極則用以產(chǎn)生所述轉(zhuǎn)移信號，并 耦接至所述第一系統(tǒng)電壓與所述第二系統(tǒng)電壓至少其一。
于本發(fā)明的一實施例中，所述轉(zhuǎn)移電路還包括第一電阻與第二電阻。其中， 第一電阻會耦接于所述狀態(tài)接腳與所述第四NPN晶體管的基極之間，而第二電阻 會耦接于所述第四NPN晶體管的集電極與所述第四NPN晶體管的集電極所耦接的 所述第一系統(tǒng)電壓或所述第二系統(tǒng)電壓者之間。
于本發(fā)明的一實施例中，所述選擇電路還包括第一電阻、第二電阻、第三電阻、第四電阻，以及第五電阻。其中，第一電阻耦接于所述狀態(tài)接腳與所述第一
NPN晶體管的基極之間。第二電阻耦接于所述第二 NPN晶體管的基極與所述第四 NPN晶體管的集電極之間。第三電阻耦接于所述第一NPN晶體管的集電極與所述 第二系統(tǒng)電源之間。第四電阻耦接于所述第一 NPN晶體管的集電極與所述第三 NPN晶體管的基極之間。第五電阻耦接于所述第三NPN晶體管的集電極與所述第 二系統(tǒng)電源之間。
于本發(fā)明的一實施例中，所述PC主控裝置為一南橋芯片(south bridge)，而 所述系統(tǒng)芯片為一基板管理控制器(BMC)。
本發(fā)明所提出的能解決具有相同定址地址的兩I2C從屬裝置間產(chǎn)生沖突的裝 置，其主要是以價格低廉的電子元件所組成，所以可以達到設(shè)計成本低廉的目的。 另外，本發(fā)明所提出的解決具有相同定址地址的兩lt從屬裝置間產(chǎn)生沖突的裝置 會在BIOS未完成其開機自我測試之前，由I2C主控裝置來對所有I2C從屬裝置進 行定址，藉以進行后續(xù)數(shù)據(jù)傳輸，但在BIOS完成其開機自我測試之后，便改由另 一系統(tǒng)芯片(例如BMC)來對所有I2C從屬裝置進行定址，藉以進行后續(xù)數(shù)據(jù)傳 輸，如此就可以達到對所有I2C從屬裝置進行即時數(shù)據(jù)傳輸?shù)哪康摹?br> 為讓本發(fā)明的上述和其他目的、特征和優(yōu)點能更明顯易懂，下文特舉本發(fā)明 幾個實施例，并配合附圖，作詳細說明如下。


圖1繪示為具有本發(fā)明所提出的解決具有相同定址地址的兩12(:從屬裝置間產(chǎn) 生沖突的裝置的電腦系統(tǒng)100架構(gòu)圖。
圖2繪示為圖1的切換電路105的內(nèi)部電路圖。 圖3繪示為圖1的選擇電路107的內(nèi)部電路圖。 圖4繪示為圖1的轉(zhuǎn)換電路109的內(nèi)部電路圖。
具體實施例方式
本發(fā)明所欲達成的技術(shù)功效主要是為了要達到設(shè)計成本低廉以及對所有I2C 從屬裝置進行即時數(shù)據(jù)傳輸?shù)哪康?。而以下?nèi)容將針對本案之技術(shù)特征來做一詳加 描述，以提供給本發(fā)明領(lǐng)域具有通常知識者參詳。
10圖i繪示為具有本發(fā)明所提出的解決具有相同定址地址的兩Pc從屬裝置間產(chǎn)
生沖突的裝置的電腦系統(tǒng)100架構(gòu)圖。請參照圖l，電腦系統(tǒng)100包括有PC主控 裝置(以南橋芯片為例來做說明)101、系統(tǒng)芯片(以BMC為例來做說明)103、 切換電路105、選擇電路107、轉(zhuǎn)換電路109，以及兩個^C從屬裝置111與113， 其中I2C從屬裝置111與113具有相同的定址地址，而本發(fā)明所提出的解決具有相 同定址地址的兩I2C從屬裝置間產(chǎn)生沖突的裝置主要由切換電路105、選擇電路 107，以及轉(zhuǎn)換電路109所構(gòu)成。
切換電路105會耦接PC從屬裝置111與113，用以當(dāng)lt主控裝置101欲對 所述兩fC從屬裝置111與113進行數(shù)據(jù)傳輸時，依據(jù)第一選擇信號SEL1與第二 選擇信號SEL2，而決定所述兩I2C從屬裝置111與113中之何者能與所述I2C主 控裝置101進行數(shù)據(jù)傳輸。
選擇電路107耦接切換電路105，根據(jù)基本輸入輸出系統(tǒng)(BIOS，未繪示) 的開機自我測試(power-on self-test, POST)完成與否，而受控于所述I2C主控裝置 101與系統(tǒng)芯片103至少其一，藉以來產(chǎn)生第一選擇信號SEL1與第二選擇信號 SEL2。于本實施例中，當(dāng)BIOS未完成開機自我測試時，選擇電路107受控于所 述fC主控裝置101，亦即南橋芯片，而當(dāng)BIOS己完成開機自我測試時，選擇電 路107受控于系統(tǒng)芯片103，亦即BMC。
轉(zhuǎn)移電路109耦接所述I2C主控裝置101與選擇電路107，用以反相由I2C主 控裝置101的一狀態(tài)接腳ST所產(chǎn)生的一狀態(tài)信號STS，并據(jù)以產(chǎn)生一轉(zhuǎn)移信號 /STS。其中，所述^C主控裝置101會透過此狀態(tài)信號STS，而得知BIOS的開機 自我測試是否已完成，且轉(zhuǎn)移信號/STS與狀態(tài)信號STS互為反相。
為何本發(fā)明所提出的解決具有相同定址地址的兩I2C從屬裝置間產(chǎn)生沖突的 裝置可以達到設(shè)計成本低廉以及對所有PC從屬裝置進行即時數(shù)據(jù)傳輸?shù)哪康?。?下將搭配幾張相關(guān)圖示來解釋，藉以讓本發(fā)明領(lǐng)域技術(shù)人員能夠輕易地了解本發(fā)明 所欲闡述的精神。
圖2繪示為圖1的切換電路105的內(nèi)部電路圖。請合并參照圖1及圖2，切換 電路105包括第一傳輸元件L1、第二傳輸元件L2、第一NM0S晶體管N1，以及 第二 NMOS晶體管N2。其中，第一傳輸元件Ll的一端會透過I2C總線115的串 行時脈信號線SCL而與所述I2C主控裝置101耦接，而第一傳輸元件Ll的另一端則會耦接至I2C從屬裝置111。第二傳輸元件L2的一端會透過所述串行時脈信號 線SCL而與所述I2C主控裝置101耦接，而第二傳輸元件L2的另一端則會耦接至 I2C從屬裝置113。
第一NMOS晶體管N1的柵極(gate)用以接收第一選擇信號SEL1 ，第一NMOS 晶體管N1的源極(source)會透過所述I2C總線115的一串行數(shù)據(jù)信號線SDA而 與所述^C主控裝置101耦接，而第一NMOS晶體管N1的漏極(drain)則耦接至 I2C從屬裝置111 。第二 NMOS晶體管N2的柵極用以接收第二選擇信號SEL2，第 二 NMOS晶體管N2的源極會透過所述串行數(shù)據(jù)信號線SDA而與所述I2C主控裝 置101耦接，而第二 NMOS晶體管N2的漏極則耦接至I2C從屬裝置113。
上述串行數(shù)據(jù)信號線SDA常用以傳輸開始、地址、數(shù)據(jù)、控制、確認及停止 等信號，而串行時脈信號線SCL則用以傳輸時脈之用。然而，以本領(lǐng)域技術(shù)人員 對此技術(shù)應(yīng)已熟識，故在此并不再加以贅述之。
于本實施例中，第一傳輸元件L1的另一端、第二傳輸元件L2的另一端、第 一 NMOS晶體管Nl的漏極，以及第二 NMOS晶體管N2的漏極更會各別透過一 上拉電阻(pull-up resistor) RPU而耦接至一第一系統(tǒng)電壓P3V3，亦即電腦系統(tǒng)100 的3.3V系統(tǒng)電源。而且，第一傳輸元件L1與第二傳輸元件L2可以為一般傳輸導(dǎo) 線，或者為零歐姆(0Q)電阻，但皆不受制于此。
圖3繪示為圖1的選擇電路107的內(nèi)部電路圖。請合并參照圖1~圖3，選擇 電路107包括第一NPN晶體管B1、第二NPN晶體管B2、第三NPN晶體管B3， 以及第一至第五電阻R1 R5。其中，第一NPN晶體管B1的基極(base)會透過 第一電阻R1來接收所述I2C主控裝置101的狀態(tài)接腳ST所輸出的狀態(tài)信號STS， 第一NPN晶體管B1的發(fā)射極(emitter)會耦接至所述I2C主控裝置101 (亦即南 橋芯片)的通用輸入輸出接腳GPIO'，而第一NPN晶體管B1的集電極(collector) 則用以產(chǎn)生第一選擇信號SEL1，并且透過第三電阻R3而耦接至一第二系統(tǒng)電源 P5V，亦即電腦系統(tǒng)100的5V系統(tǒng)電源。
第二 NPN晶體管B2的基極會透過第二電阻R2來接收轉(zhuǎn)移信號/STS，第二 NPN晶體管B2的發(fā)射極會耦接至系統(tǒng)芯片103 (亦即BMC)的通用輸入輸出接 腳GPIO"，而第二NPN晶體管B2的集電極則耦接至第一NPN晶體管B1的集電 極。第三NPN晶體管B3的基極會透過第四電阻R4而耦接至第二 NPN晶體管B2的集電極，第三NPN晶體管B3的發(fā)射極會耦接至一接地電位GND (亦即0V)， 而第三NPN晶體管B3的集電極則用以產(chǎn)生第二選擇信號SEL2，并且透過第五電 阻R5而耦接至第二系統(tǒng)電源P5V。
圖4繪示為圖1的轉(zhuǎn)換電路109的內(nèi)部電路圖。請合并參照圖1~圖4，轉(zhuǎn)換 電路109包括第四NPN晶體管B4以及電阻Rll與R12。其中，第四NPN晶體管 B4的基極會透過電阻Rl 1來接收狀態(tài)信號STS，第四NPN晶體管B4的發(fā)射極會 耦接至接地電位GND，而第四NPN晶體管B4的集電極則用以產(chǎn)生轉(zhuǎn)移信號/STS， 并且透過電阻R12而耦接至第一系統(tǒng)電壓P3V3或第二系統(tǒng)電壓P5V。
基于上述可知，當(dāng)BIOS未完成開機自我測試時，狀態(tài)信號STS—般會為高 電壓，所以此時第四NPN晶體管B4會被導(dǎo)通，以至于轉(zhuǎn)移信號/STS為低電壓， 如此而使得第一 NPN晶體管Bl導(dǎo)通，第二 NPN晶體管B2截止，以至于當(dāng)所述 I2C主控裝置101的通用輸入輸出接腳GPIO'輸出高電壓時，第一選擇信號SEL1 會為高電壓，且由于此時第三NPN晶體管B3會導(dǎo)通，所以第二選擇信號SEL2 會為低電壓。故在此條件下，第一NMOS晶體管N1會被導(dǎo)通，而第二NMOS晶 體管N2會被截止，如此所述I2C主控裝置101便可向I2C從屬裝置111定址以進 行數(shù)據(jù)傳輸。
相似地，當(dāng)BIOS未完成開機自我測試時，狀態(tài)信號STS為高電壓，而轉(zhuǎn)移 信號/STS為低電壓，藉以使得第一 —NPN晶體管Bi導(dǎo)通，而第二 NPN晶體管B2 截止，以至于當(dāng)所述I2C主控裝置101的通用輸入輸出接腳GPIO'輸出低電壓時， 第一選擇信號SEL1會為低電壓，且由于此時第三NPN晶體管B3并不會導(dǎo)通，所 以第二選擇信號SEL2會受第五電阻R5的影響而被拉升到高電壓。故在此條件下， 第一 NMOS晶體管Nl會被截止，而第二 NMOS晶體管N2會被導(dǎo)通，如此所述 I2C主控裝置101便可向I2C從屬裝置113定址以進行數(shù)據(jù)傳輸。
至此可知的是，在BIOS未完成開機自我測試時，本發(fā)明所提出的解決具有相 同定址地址的兩I2C從屬裝置間產(chǎn)生沖突的裝置是透過所述I2C主控裝置101 (亦 即南橋芯片)的通用輸入輸出接腳GPIO'來對PC從屬裝置111與113定址，進而 被定址到的I2C從屬裝置111或113才能與所述fC主控裝置101進行數(shù)據(jù)傳輸。
然而，當(dāng)BIOS己完成開機自我測試時，狀態(tài)信號STS此時會由高電壓轉(zhuǎn)為 低電壓，而轉(zhuǎn)移信號/STS會由低電壓轉(zhuǎn)為高電壓，藉以使得第一 NPN晶體管Bl截止，而第二 NPN晶體管B2導(dǎo)通，以至于當(dāng)系統(tǒng)芯片103的通用輸入輸出接腳 GPIO，，輸出高電壓時，第一選擇信號SEL1會為高電壓，且由于此時第三NPN晶 體管B3會導(dǎo)通，所以第二選擇信號SEL2會為低電壓。故在此條件下，第一 NMOS 晶體管Nl會被導(dǎo)通，而第二 NMOS晶體管N2會被截止，如此所述I2C主控裝置 101便可向I2C從屬裝置111定址以進行數(shù)據(jù)傳輸。
相似地，當(dāng)BIOS已完成開機自我測試時，狀態(tài)信號STS此時亦為低電壓， 而轉(zhuǎn)移信號/STS亦為高電壓，藉以使得第一NPN晶體管B1截止，而第二NPN晶 體管B2導(dǎo)通，以至于當(dāng)系統(tǒng)芯片103的通用輸入輸出接腳GPIO"輸出低電壓時， 第一選擇信號SEL1會為低電壓，且由于此時第三NPN晶體管B3并不會導(dǎo)通，所 以第二選擇信號SEL2會受第五電阻R5的影響而被拉升到高電壓。故在此條件下， 第一 NMOS晶體管NI會被截止，而第二 NMOS晶體管N2會被導(dǎo)通，如此所述 I2C主控裝置101便可向I2C從屬裝置113定址以進行數(shù)據(jù)傳輸。
至此可知的是，在BIOS已完成開機自我測試時，本發(fā)明所提出的解決具有相 同定址地址的兩I2C從屬裝置間產(chǎn)生沖突的裝置會轉(zhuǎn)由透過系統(tǒng)芯片103 (亦即 BMC)的通用輸入輸出接腳GPIO"來對It從屬裝置111與113定址，進而被定 址到的I2C從屬裝置111或113才能與所述I2C主控裝置101進行數(shù)據(jù)傳輸。
綜上所述,本發(fā)明所提出的能解決具有相同定址地址的兩I^從屬裝置間產(chǎn)生 沖突的裝置，其主要是以價格低廉的電子元件所組成，所以可以達到設(shè)計成本低廉
的目的。另外，本發(fā)明所提出的解決具有相同定址地址的兩Pc從屬裝置間產(chǎn)生沖
突的裝置會在BIOS未完成其開機自我測試之前，由I2C主控裝置來對所有I2C從 屬裝置進行定址，藉以進行后續(xù)數(shù)據(jù)傳輸，但在BIOS完成其開機自我測試之后， 便改由另一系統(tǒng)芯片(例如BMC)來對所有I2C從屬裝置進行定址，藉以進行后 續(xù)數(shù)據(jù)傳輸，如此就可以達到對所有I2C從屬裝置進行即時數(shù)據(jù)傳輸?shù)哪康摹?br> 雖然本發(fā)明已以多個實施例揭示如上，然其并非用以限定本發(fā)明，任何所屬 技術(shù)領(lǐng)域中具有通常知識者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許更動與 潤飾，因此本發(fā)明的保護范圍當(dāng)以權(quán)利要求所界定的為準(zhǔn)。
權(quán)利要求
1.一種解決具有相同定址地址的兩I2C從屬裝置間產(chǎn)生沖突的裝置，包括一切換電路，耦接所述兩I2C從屬裝置，用以當(dāng)一I2C主控裝置欲對所述兩I2C從屬裝置進行數(shù)據(jù)傳輸時，依據(jù)一第一選擇信號與一第二選擇信號，而決定所述兩I2C從屬裝置中的何者能與該I2C主控裝置進行數(shù)據(jù)傳輸；以及一選擇電路，耦接該切換電路，根據(jù)一基本輸入輸出系統(tǒng)的開機自我測試完成與否，而受控于該I2C主控裝置與一系統(tǒng)芯片至少其一，藉以來產(chǎn)生該第一選擇信號與該第二選擇信號。
2. 如權(quán)利要求1所述的解決具有相同定址地址的兩fC從屬裝置間產(chǎn)生沖突的 裝置，其特征在于，當(dāng)該基本輸入輸出系統(tǒng)未完成開機自我測試時，該選擇電路受 控于該^C主控裝置；而當(dāng)該基本輸入輸出系統(tǒng)已完成開機自我測試時，該選擇電 路受控于該系統(tǒng)芯片。
3. 如權(quán)利要求2所述的解決具有相同定址地址的兩I2C從屬裝置間產(chǎn)生沖突的 裝置，其特征在于，該切換電路包括一第一傳輸元件，其一端會透過一 I2C總線的一串行時脈信號線而與該I2C主 控裝置耦接，而其另一端會耦接至所述兩I2C從屬裝置中之一者；一第二傳輸元件，其一端會透過該串行時脈信號線而與該i2c主控裝置耦接，而其另一端會耦接至所述兩I2C從屬裝置中之另一者；一第一NMOS晶體管，其中所述第一NMOS晶體管的柵極用以接收該第一選 擇信號，所述第一 NMOS晶體管的源極會透過該I2C總線的一串行數(shù)據(jù)信號線而 與該I2C主控裝置耦接，而所述第一 NMOS晶體管的漏極則耦接至與該第一傳輸 元件的另一端耦接的PC從屬裝置；以及一第二NMOS晶體管，其中所述第二NMOS晶體管的柵極用以接收該第二選 擇信號，所述第二 NMOS晶體管的源極會透過該串行數(shù)據(jù)信號線而與該I2C主控 裝置耦接，而所述第二NMOS晶體管的漏極則耦接至與該第二傳輸元件的另一端 耦接的^C從屬裝置。
4. 如權(quán)利要求3所述的解決具有相同定址地址的兩I2C從屬裝置間產(chǎn)生沖突的 裝置，其特征在于，所述第一傳輸元件的另一端、所述第二傳輸元件的另一端、所述第一NMOS晶體管的漏極，以及所述第二NMOS晶體管的漏極還會各別透過一 上拉電阻而耦接至一第一系統(tǒng)電壓。
5. 如權(quán)利要求3所述的解決具有相同定址地址的兩I2C從屬裝置間產(chǎn)生沖突的 裝置，其特征在于，該第一傳輸元件與該第二傳輸元件為導(dǎo)線與零歐姆電阻至少其
6. 如權(quán)利要求4所述的解決具有相同定址地址的兩I2C從屬裝置間產(chǎn)生沖突的 裝置，其特征在于，該選擇電路包括一第一NPN晶體管，其中所述第一NPN晶體管的基極用以接收該fC主控裝 置的一狀態(tài)接腳所輸出的一狀態(tài)信號，所述第一 NPN晶體管的發(fā)射極耦接該I2C 主控裝置的一通用輸入輸出接腳，而所述第一NPN晶體管的集電極則用以產(chǎn)生該 第一選擇信號，并且耦接至一第二系統(tǒng)電源；一第二 NPN晶體管，其中所述第二 NPN晶體管的基極用以接收一轉(zhuǎn)移信號， 所述第二NPN晶體管的發(fā)射極耦接該系統(tǒng)芯片的一通用輸入輸出接腳，而所述第 二NPN晶體管的集電極則耦接至所述第一NPN晶體管的集電極；以及一第三NPN晶體管，其中所述第三NPN晶體管的基極耦接所述第二 NPN晶 體管的集電極，所述第三NPN晶體管的發(fā)射極耦接至一接地電位，而所述第三NPN 晶體管的集電極則用以產(chǎn)生該第二選擇信號，并且耦接至該第二系統(tǒng)電源；其中，該I2C主控裝置會透過該狀態(tài)信號而得知該基本輸入輸出系統(tǒng)的開機自 我測試是否已完成，且該轉(zhuǎn)移信號與該狀態(tài)信號互為反相。
7. 如權(quán)利要求6所述的解決具有相同定址地址的兩I2C從屬裝置間產(chǎn)生沖突的 裝置，其特征在于，當(dāng)該基本輸入輸出系統(tǒng)未完成開機自我測試時，該狀態(tài)信號會 為高電壓，而該轉(zhuǎn)移信號會為低電壓，藉以使得所述第一NPN晶體管導(dǎo)通，而所 述第二 NPN晶體管截止，以至于當(dāng)該I2C主控裝置的該通用輸入輸出接腳輸出高 電壓時，該第一選擇信號會為高電壓，而該第二選擇信號會為低電壓，并當(dāng)該fc 主控裝置的該通用輸入輸出接腳輸出低電壓時，該第一選擇信號會為低電壓，而該 第二選擇信號會為高電壓。
8. 如權(quán)利要求7所述的解決具有相同定址地址的兩I2C從屬裝置間產(chǎn)生沖突的 裝置，其特征在于，當(dāng)該^C主控裝置的該通用輸入輸出接腳輸出高電壓時，該Pc 主控裝置會與該第一傳輸元件的另一端所耦接的I2C從屬裝置進行數(shù)據(jù)傳輸。
9. 如權(quán)利要求7所述的解決具有相同定址地址的兩I2C從屬裝置間產(chǎn)生沖突的 裝置，其特征在于，當(dāng)該I化主控裝置的該通用輸入輸出接腳輸出低電壓時，該Pc 主控裝置會與該第二傳輸元件的另一端所耦接的I2C從屬裝置進行數(shù)據(jù)傳輸。
10. 如權(quán)利要求6所述的解決具有相同定址地址的兩I2C從屬裝置間產(chǎn)生沖突 的裝置，其特征在于，當(dāng)該基本輸入輸出系統(tǒng)已完成開機自我測試時，該狀態(tài)信號 會為低電壓，而該轉(zhuǎn)移信號會為高電壓，藉以使得所述第一NPN晶體管截止，而 所述第二NPN晶體管導(dǎo)通，以至于當(dāng)該系統(tǒng)芯片的該通用輸入輸出接腳輸出高電 壓時，該第一選擇信號會為高電壓，而該第二選擇信號會為低電壓，并當(dāng)該系統(tǒng)芯 片的該通用輸入輸出接腳輸出低電壓時，該第一選擇信號會為低電壓，而該第二選 擇信號會為高電壓。
11.如權(quán)利要求10所述的解決具有相同定址地址的兩^C從屬裝置間產(chǎn)生沖突 的裝置，其特征在于，當(dāng)該系統(tǒng)芯片的該通用輸入輸出接腳輸出高電壓時，該Pc 主控裝置會與該第一傳輸元件的另一端所耦接的I2C從屬裝置進行數(shù)據(jù)傳輸。
12.如權(quán)利要求10所述的解決具有相同定址地址的兩I2C從屬裝置間產(chǎn)生沖突 的裝置，其特征在于，當(dāng)該系統(tǒng)芯片的該通用輸入輸出接腳輸出低電壓時，該^C 主控裝置會與該第二傳輸元件的另一端所耦接的I2C從屬裝置進行數(shù)據(jù)傳輸。
13.如權(quán)利要求6所述的解決具有相同定址地址的兩I2C從屬裝置間產(chǎn)生沖突 的裝置，其特征在于，還包括一轉(zhuǎn)移電路，耦接該PC主控裝置與該選擇電路，用 以反相該狀態(tài)信號，并據(jù)以產(chǎn)生該轉(zhuǎn)移信號。
14. 如權(quán)利要求13所述的解決具有相同定址地址的兩PC從屬裝置間產(chǎn)生沖突 的裝置，其特征在于，該轉(zhuǎn)移電路包括一第四NPN晶體管，其中所述第四NPN晶 體管的基極用以接收該狀態(tài)信號，所述第四NPN晶體管的發(fā)射極耦接至該接地電 位，而所述第四NPN晶體管的集電極則用以產(chǎn)生該轉(zhuǎn)移信號，并耦接至該第一系 統(tǒng)電壓與該第二系統(tǒng)電壓至少其一。
15. 如權(quán)利要求14所述的解決具有相同定址地址的兩fC從屬裝置間產(chǎn)生沖突 的裝置，其特征在于，該轉(zhuǎn)移電路還包括一第一電阻，耦接于該狀態(tài)接腳與所述第四NPN晶體管的基極之間；以及 一第二電阻，耦接于所述第四NPN晶體管的集電極與所述第四NPN晶體管 的集電極所耦接的該第一系統(tǒng)電壓或該第二系統(tǒng)電壓之間。
16. 如權(quán)利要求14所述的解決具有相同定址地址的兩I2C從屬裝置間產(chǎn)生沖突 的裝置，其特征在于，該選擇電路還包括一第一電阻，耦接于該狀態(tài)接腳與所述第一NPN晶體管的基極之間； 一第二電阻，耦接于所述第二 NPN晶體管的基極與所述第四NPN晶體管的 集電極之間；一第三電阻，耦接于所述第一NPN晶體管的集電極與該第二系統(tǒng)電源之間； 一第四電阻，耦接于所述第一 NPN晶體管的集電極與所述第三NPN晶體管 的基極之間；以及一第五電阻，耦接于所述第三NPN晶體管的集電極與該第二系統(tǒng)電源之間。
17. 如權(quán)利要求1所述的解決具有相同定址地址的兩I2C從屬裝置間產(chǎn)生沖突 的裝置，其特征在于，該fC主控裝置為一南橋芯片，而該系統(tǒng)芯片為一基板管理 控制器。
18. —種具有如權(quán)利要求1所述的解決具有相同定址地址的兩I2C從屬裝置間 產(chǎn)生沖突的裝置的電腦系統(tǒng)。
全文摘要
本發(fā)明公開了一種能解決具有相同定址地址的兩I²C從屬裝置間產(chǎn)生沖突的裝置，其主要是以價格低廉的電子元件所組成，所以可以達到設(shè)計成本低廉的目的。另外，本發(fā)明所提出的解決具有相同定址地址的兩I²C從屬裝置間產(chǎn)生沖突的裝置會在BIOS未完成其開機自我測試之前，由I²C主控裝置來對所有I²C從屬裝置進行定址，藉以進行后續(xù)數(shù)據(jù)傳輸，但在BIOS完成其開機自我測試之后，便改由另一系統(tǒng)芯片(例如BMC)來對所有I²C從屬裝置進行定址，藉以進行后續(xù)數(shù)據(jù)傳輸，如此就可以達到對所有I²C從屬裝置進行即時數(shù)據(jù)傳輸?shù)哪康摹?br> 文檔編號G06F13/40GK101539900SQ20081008369
公開日2009年9月23日 申請日期2008年3月18日 優(yōu)先權(quán)日2008年3月18日
發(fā)明者劉士豪, 黃麗紅 申請人:英業(yè)達股份有限公司