專(zhuān)利名稱(chēng)：具有可編程字長(zhǎng)的存儲(chǔ)器陣列及其操作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲(chǔ)器單元、陣列、架構(gòu)和器件以及用于讀取、控制和/ 或操作這樣的單元和器件的技術(shù)，且更具體地在一個(gè)方面涉及半導(dǎo)體動(dòng)態(tài) 隨M取存儲(chǔ)器("DRAM")單元、陣列、架構(gòu)和/或器件，其中存儲(chǔ)器 單元包括晶體管，該晶體管具有其中存儲(chǔ)電荷的電浮置體。
使用提高性能、減少泄漏電流和增強(qiáng)整體比例的技術(shù)、材料和器件來(lái) 利用和/或制作先進(jìn)集成電路有持續(xù)的趨勢(shì)。絕緣底半導(dǎo)體 (Semiconductor-on-Insulator， SOI)是可以在其上或其中(下文統(tǒng)稱(chēng)為 "其上")制作或布置此類(lèi)器件的材料。此類(lèi)器件作為SOI器件已知并且 例如包括部分^^( partially depleted, PD )器件、完^^( fully dipleted， FD)器件、多柵極器件(例如雙柵極或三柵極)和鰭式FET。
一類(lèi)動(dòng)態(tài)隨M取存儲(chǔ)器單元特別地基于SOI晶體管的電浮置體效 應(yīng)(例如參見(jiàn)通過(guò)引用而結(jié)合于此的美國(guó)專(zhuān)利6,969,662)。在這方面，動(dòng) 態(tài)隨M取存儲(chǔ)器單元可以包括PD或FD SOI晶體管(或在塊材料/襯底 中形成的晶體管)。晶體管的體區(qū)域就布置于體區(qū)域之下的絕緣層(或例 如在塊材料/襯底中的非傳導(dǎo)區(qū)域)而言是電浮置的。存儲(chǔ)器單元的狀態(tài) 由SOI晶體管的體區(qū)域內(nèi)的電荷濃度來(lái)確定。
參照?qǐng)D1A、 1B和1C，在一個(gè)實(shí)施例中，半導(dǎo)體DRAM陣列10包 括多個(gè)存儲(chǔ)器單元12,各存儲(chǔ)器單元包括晶體管14，該晶體管具有柵極 16、電浮置的體區(qū)域18、源極區(qū)20和漏極區(qū)22。體區(qū)域18布置于源極 區(qū)20和漏極區(qū)22之間。另外，體區(qū)域18布置于可以是絕緣區(qū)(例如在 上方。絕緣或非傳導(dǎo)區(qū)24可布置于襯底26上。
通過(guò)向所選字線(xiàn)28、所選源極線(xiàn)30和/或所選位線(xiàn)32施加適當(dāng)?shù)目?制信號(hào)來(lái)將數(shù)據(jù)寫(xiě)入所選存儲(chǔ)器單元中或從所選存儲(chǔ)器單元讀取數(shù)據(jù)。作 為響應(yīng)，在電浮置體區(qū)18中積聚或從該電浮置體區(qū)發(fā)射和/或排出電荷載 流子，其中按照電浮置體區(qū)18內(nèi)的載流子數(shù)量來(lái)限定數(shù)據(jù)狀態(tài)。值得注 意的是，、662專(zhuān)利的全部?jī)?nèi)容，例如包括其中描述和圖示的特征、屬性、 架構(gòu)、配置、材料、技術(shù)和優(yōu)點(diǎn)，通過(guò)引用而結(jié)合于此。
如上所述，DRAM陣列10的存儲(chǔ)器單元12通過(guò)在例如N溝道晶體 管的體區(qū)域18中積聚多數(shù)載流子(電子或空穴)34或從該體區(qū)J^L射/ 排出多數(shù)載流子(參見(jiàn)圖2A和2B)來(lái)操作。在這方面，例如在靠近源 極區(qū)20和/或漏極區(qū)22經(jīng)由撞擊電離在存儲(chǔ)器單元12的體區(qū)域18中積 聚多數(shù)載流子(在本例中為"空穴")代表邏輯高或"l"的數(shù)據(jù)狀態(tài)(參見(jiàn) 圖2A )。例如經(jīng)由正向偏置源^l/體掩^點(diǎn)和/或漏^L/體備^點(diǎn)從體區(qū)域18 發(fā)射或排出多數(shù)載流子34代表邏輯低或"0"的數(shù)據(jù)狀態(tài)(參見(jiàn)圖2B )。
值得注意的是，至少出于本討論的目的，邏輯高或狀態(tài)"l"對(duì)應(yīng)于體
區(qū)域中相對(duì)于未編程器件和/或用邏輯低或狀態(tài)"o"編程的器件而言增加
的多數(shù)載流子濃度。對(duì)照而言，邏輯低或狀態(tài)"O"對(duì)應(yīng)于體區(qū)域中相對(duì)于 未編程器件和/或用邏輯高或狀態(tài)"l"編程的器件而言減少的多數(shù)載流子 濃度。
通過(guò)施加小的漏極偏壓和在晶體管閾值電壓以上的柵極偏壓來(lái)執(zhí)行 傳統(tǒng)的讀取。感測(cè)的漏極電流取決于浮置體中存儲(chǔ)的電荷，這使得有可能 區(qū)分狀態(tài)"1"和"0"。浮置體存儲(chǔ)器器件具有與兩個(gè)不同邏輯狀態(tài)"1"和"0" 對(duì)應(yīng)的兩個(gè)不同電流狀態(tài)。
在一種傳統(tǒng)的技術(shù)中，通過(guò)向晶體管的漏極施加小的偏壓以;Sj拖加在 晶體管的闊值電壓以上的柵極偏壓來(lái)讀取存儲(chǔ)器單元。在這方面，在利用 N型晶體管的存儲(chǔ)器單元背景下，向一個(gè)或多個(gè)字線(xiàn)28施加正電壓以使 能夠讀取與這樣的字線(xiàn)相關(guān)聯(lián)的存儲(chǔ)器單元。漏極電流的量由在晶體管的 電浮置體區(qū)中存儲(chǔ)的電荷決定/影響。這樣，傳統(tǒng)的讀取技術(shù)感測(cè)響應(yīng)于 預(yù)定電壓在存儲(chǔ)器單元的晶體管的柵極上的施加而提供/生成的溝道電流 的量來(lái)確定存儲(chǔ)器單元的狀態(tài)；浮置體存儲(chǔ)器單元可以具有與兩個(gè)或更多 不同邏輯狀態(tài)對(duì)應(yīng)的兩個(gè)或更多不同電流狀態(tài)(例如，與兩個(gè)不同邏輯狀 態(tài)"1"和"0"對(duì)應(yīng)的兩個(gè)不同電流條件/狀態(tài))。
簡(jiǎn)言之，用于具有N溝道型晶體管的存儲(chǔ)器單元的傳統(tǒng)的寫(xiě)入編程 技術(shù)常常通過(guò)溝道撞擊電離(參見(jiàn)圖3A)或通過(guò)帶間隧穿(柵極引起的 漏極泄漏"GIDL")(參見(jiàn)圖3B)來(lái)提供過(guò)量多數(shù)載流子。可以經(jīng)由漏極 側(cè)空穴去除(參見(jiàn)圖4A)、源極側(cè)空穴去除(參見(jiàn)圖4B)或例如4吏用反 向柵極脈沖(back gate pulsing)的漏極和源極空穴去除(參見(jiàn)圖4C )來(lái) 去除多數(shù)載流子。
另外圖5圖示了傳統(tǒng)的讀取技術(shù)。在一個(gè)實(shí)施例中，可以通過(guò)感測(cè)響 應(yīng)于預(yù)定電壓在存儲(chǔ)器單元的晶體管的柵極上的施加而提供/生成的溝道 電流的量來(lái)確定存儲(chǔ)器單元的狀態(tài)。
其它i術(shù)來(lái)編程/讀取具有電浮置^晶體管14^的存儲(chǔ)i單元12。例如，可 以使用在通過(guò)引用而結(jié)合于此的申請(qǐng)日為2006年8月24日而發(fā)明名稱(chēng)為 "Memory Cell and Memory Cell Array Having an Electrically Floating Body Transistor, and Methods of Operating Same"的美國(guó)非臨時(shí)專(zhuān)利申 請(qǐng)No.11/509,188 (以下稱(chēng)為"、188專(zhuān)利，，)中描述和圖示的技術(shù)和電路對(duì) 存儲(chǔ)器單元12編程、讀取和/或控制。在一方面，、188申請(qǐng)涉及允許低功 率存儲(chǔ)器編程并且提供更大存儲(chǔ)器編程窗口 (均與至少傳統(tǒng)的編程4支術(shù)相 關(guān))的編程、讀取和/或控制方法。
參照?qǐng)D6，在一個(gè)實(shí)施例中，、188申請(qǐng)利用具有電浮置體晶體管14 的存儲(chǔ)器單元12。電浮置體晶體管14除MOS晶體管之外還包括^E雙 極晶體管(在某些境況之下包括大量"雙極電流)。在這一示例性示例 實(shí)施例中，電浮置體晶體管14是N溝道器件。這樣，多數(shù)載流子是"空 穴"。
參照?qǐng)D7，在一個(gè)實(shí)施例中，、188申請(qǐng)使用(分別)向存儲(chǔ)器單元12 的晶體管14的柵極16、源極區(qū)20和漏極區(qū)22施加的控制信號(hào)(具有預(yù) 定電壓，例如Vg-0v、 Vs^v和Vd=3v)來(lái)利用、寫(xiě)入或編程邏輯"l，，或 邏輯高。該控制信號(hào)引起或?qū)е伦矒綦婋x和/或雪崩倍增現(xiàn)象(參見(jiàn)圖7)。 與傳統(tǒng)方法對(duì)照，控制信號(hào)的預(yù)定電壓經(jīng)由電浮置體中的撞擊電離和/或 雪崩倍增在存儲(chǔ)器單元的晶體管中編程或?qū)懭脒壿?l"。在一個(gè)實(shí)施例中 優(yōu)選通過(guò)向柵極16施加的控制脈沖來(lái);^和/或引起負(fù)責(zé)浮置體中撞擊電 離和/或雪崩倍增的雙極晶體管電流。該脈沖可引起使浮置體電勢(shì)增加并 且接通雙極電流的溝道撞擊電離。所述方法的優(yōu)點(diǎn)在于與其它技術(shù)相比生 成更大量的過(guò)量多數(shù)載流子。
另外參照?qǐng)D8,在、188申請(qǐng)的一個(gè)實(shí)施例中，當(dāng)在存儲(chǔ)器單元12的 晶體管14中寫(xiě)入或編程邏輯"0，，時(shí)，控制信號(hào)(具有預(yù)定電壓(例如 Vg=1.5v、 Vs=0v和Vd=0v ))有所不同且在至少一個(gè)實(shí)施例中高于(分別) 向存儲(chǔ)器單元12的晶體管14的柵極16、源極區(qū)20和漏極區(qū)22施加的 保持電壓(如果適用)。該控制信號(hào)引起或提供從晶體管14的電浮置體去 除多數(shù)栽流子。在一個(gè)實(shí)施例中，通過(guò)源極區(qū)20和漏極區(qū)22從體區(qū)域 18去除、消除或排出多數(shù)載流子(參見(jiàn)圖8 )。在這一實(shí)施例中，以邏輯"0" 寫(xiě)入或編程存儲(chǔ)器單元12同樣可消糾目對(duì)于傳統(tǒng)技術(shù)而言更低的功率。
當(dāng)以存儲(chǔ)器單元陣列配置來(lái)實(shí)施存儲(chǔ)器單元12時(shí)，當(dāng)對(duì)存儲(chǔ)器單元 陣列的一個(gè)或多個(gè)存儲(chǔ)器單元12編程時(shí)為某些存儲(chǔ)器單元12實(shí)施"保持" 操作以增強(qiáng)該某些存儲(chǔ)器單元12的數(shù)據(jù)保留特征可能是有利的。可以經(jīng) 由向存儲(chǔ)器單元12的晶體管14的柵極16和源極區(qū)20及漏極區(qū)22施加 的控制信號(hào)(具有預(yù)定電壓)的施加將存儲(chǔ)器單元12的晶體管14置于"保 持"狀態(tài)。該控制信號(hào)在與柵極電介質(zhì)32和電浮置體區(qū)18之間的界面接 近的區(qū)域中組合地提供、導(dǎo)致和/或引起多數(shù)載流子積聚(參見(jiàn)圖9)。在 這一實(shí)施例中，向其中晶體管14是N溝道型晶體管的柵極16施加負(fù)電 壓可能是優(yōu)選的。
參照?qǐng)D10，在、188申請(qǐng)的一個(gè)實(shí)施例中，可以通過(guò)向晶體管14的柵 極16和源極區(qū)20及漏極區(qū)22施加控制信號(hào)(具有預(yù)定電壓，例如 Vg=-0.5v、 Vs=3v和Vd=0v)來(lái)讀取和/或確定存儲(chǔ)器單元12的數(shù)據(jù)狀態(tài)。 這樣的信號(hào)在存儲(chǔ)邏輯狀態(tài)"l"的那些存儲(chǔ)器單元12中組合地引起和/或 導(dǎo)致雙極晶體管電流。對(duì)于編程為邏輯狀態(tài)"O"的那些存儲(chǔ)器單元，這樣 的控制信號(hào)在編程為"O，，狀態(tài)的單元中不引起和/或?qū)е孪喈?dāng)大的、實(shí)質(zhì)性 的或可充分測(cè)量的雙極晶體管電流(參見(jiàn)如上所述通過(guò)引用而結(jié)合于此的 、188申請(qǐng))。
如上所述，可以使用向字線(xiàn)28施加的正電壓來(lái)執(zhí)行讀取。這樣，在 正柵極偏壓與負(fù)柵極偏壓之間使器件10的晶體管14定期產(chǎn)生脈沖，其中 正柵極偏壓(1)驅(qū)動(dòng)遠(yuǎn)離晶體管14的柵極絕緣體32和體區(qū)域18之間的 界面的多數(shù)載流子(N溝道晶體管的空穴)并且(2)使少數(shù)載流子(N 溝道晶體管的電子)從源極區(qū)20和漏極區(qū)22流入在柵極16之下形成的 溝道，而負(fù)柵極偏壓使多數(shù)載流子(N溝道晶體管的空穴)在晶體管14 的柵極16與體區(qū)域18之間的界面中或附近積聚。
繼續(xù)參照?qǐng)D11和圖12,在、188申請(qǐng)的這一示例實(shí)施例中，可以向存
儲(chǔ)器單元12b和12c施加具有預(yù)定幅度的控制信號(hào)以在其中寫(xiě)入或編程邏 輯狀態(tài)"0"。在這一示例性實(shí)施例中，在向存儲(chǔ)器單元12b和12c的柵極 16施加?xùn)艠O脈沖之前或與此同時(shí)或在向存儲(chǔ)器單元12b和12c的柵極16 施加?xùn)艠O脈沖之后可以向存儲(chǔ)器單元12b和12c的源極區(qū)20施加源極脈 沖。在這一示例實(shí)施例中，向存儲(chǔ)器單元12b和12d的漏極區(qū)22施加漏 極脈沖(在這一例子中幅度為0.5V)以防止、禁止、限制和/或阻礙雙極 電流(如果有)在存儲(chǔ)器單元12b和12c的浮置體區(qū)域中導(dǎo)致或生成充分 電荷以將邏輯狀態(tài)"l"編程或?qū)懭氲酱鎯?chǔ)器單元12b和12c中。漏極脈沖 防止雙極電流和邏輯狀態(tài)"l"的寫(xiě)入但是沒(méi)有高到足以阻止多數(shù)電荷從浮 置體區(qū)域排出，因此寫(xiě)入邏輯狀態(tài)"O"。
W目對(duì)時(shí)序的觀(guān)點(diǎn)來(lái)看，優(yōu)選的是對(duì)存儲(chǔ)器單元12b和12c的漏極區(qū) 22施加漏極脈沖延伸的時(shí)間段，或在源極和柵極脈沖之前、期間和之后 施加(例如發(fā)起、開(kāi)始、斜升、斜降和/或終止)，如圖11所示。
值得注意的是，繼續(xù)參照?qǐng)D11和圖12,對(duì)于那些未選存儲(chǔ)器單元(即 耦合到字線(xiàn)28w、 28i+2和28i+3的存儲(chǔ)器單元)，可以施加或建立保持^Hf 以防止、最小化或避免對(duì)未選存儲(chǔ)器單元的數(shù)據(jù)狀態(tài)或未選存儲(chǔ)器單元中 存儲(chǔ)的電荷的干擾。在這方面，可以向未選存儲(chǔ)器單元的^fr極16施加電 壓(例如-L2V)以及可以向未選存儲(chǔ)器單元的源極區(qū)20和漏極區(qū)22施 加電壓(例如OV)以防止、最小化或避免在編程或?qū)懭氩僮鬟^(guò)程中對(duì)未 選存儲(chǔ)器單元中數(shù)據(jù)狀態(tài)的干擾。在這些條件之下，對(duì)所選存儲(chǔ)器單元
12a-d的編程或?qū)懭氩⒉挥绊?或基本上不影響)未選存儲(chǔ)器單元的數(shù)據(jù) 狀態(tài)。
參照?qǐng)Dll和圖13，在、188申請(qǐng)中描述和圖示的示例實(shí)施例中，可以 向存儲(chǔ)器單元的行(例如存儲(chǔ)器單元12a-d )有選擇地施加具有預(yù)定幅度 的控制信號(hào)以讀取所選存儲(chǔ)器單元12a-12d的每一個(gè)中的數(shù)據(jù)狀態(tài)。在這 一示例實(shí)施例中，可以向源極區(qū)20施加3V的電壓脈沖，可以向存儲(chǔ)器 單元12a-d的柵極16施加-O.SV的電壓脈沖。在這一實(shí)施例中，在向柵極 16施加?xùn)艠O脈沖之前、與此同時(shí)或向柵極16施加?xùn)艠O脈沖之后可以向源 極區(qū)20施加源極脈沖。另外，源極脈沖可以在柵極脈沖之前、與此同時(shí) (如圖11中所示)或在柵極脈沖結(jié)束或中止之后中止或終止。
值得注意的是，對(duì)于未讀取的那些存儲(chǔ)器單元(即耦合到字線(xiàn)28w、 28i+2和28i+3的那些存儲(chǔ)器單元)，可以施加或建立保持條件以防止、最小 化或避免對(duì)未選存儲(chǔ)器單元中數(shù)據(jù)狀態(tài)的干擾。在這方面，可以向未選存
儲(chǔ)器單元的柵極16施加電壓(例如-1.2V)以及可以向未選存儲(chǔ)器單元的 源極區(qū)20施加電壓(例如0V)以防止、最小化或避免在讀取操作過(guò)程中 對(duì)未選存儲(chǔ)器單元中數(shù)據(jù)狀態(tài)的干擾。在這些條件之下，對(duì)所選存儲(chǔ)器單 元12a-d的讀取并不影響(或基本上不影響)未選存儲(chǔ)器單元的狀態(tài)。
就、188申請(qǐng)而言用以實(shí)施寫(xiě)入和讀取操作的所示/示例電壓電平僅為 舉例。示出的電壓電平可以是相對(duì)的或絕對(duì)的?？商娲?，示出的電壓可 以是相對(duì)的，因?yàn)椴还芤粋€(gè)或多個(gè)電壓(例如源極、漏極或柵極電壓)變 成或是正電壓和負(fù)電壓，例如可以將各電壓電平增加或減少給定的電壓量 (例如可以將各電壓增加或減少0.25、 0.5、 1.0和2.0伏特)。
發(fā)明內(nèi)容
這里描述和圖示了許多發(fā)明。本發(fā)明既不限于其任何單個(gè)方面或?qū)嵤?例也不限于這些方面和/或?qū)嵤├慕M合和/或交換。另外，本發(fā)明的各方 面和/或其實(shí)施例可以獨(dú)自地或與本發(fā)明的一個(gè)或多個(gè)其它方面和/或?qū)嵤?例組合地加以利用。為求簡(jiǎn)潔，許多交換和組合將不在這里個(gè)別地加以討 論。
在第一主要方面中，本發(fā)明涉及一種包括存儲(chǔ)器單元陣列的集成電路 器件(例如邏輯或離散存儲(chǔ)器器件)，該存儲(chǔ)器單元陣列具有多個(gè)字線(xiàn)、 多個(gè)源極線(xiàn)、多個(gè)位線(xiàn)以及按行和列的矩陣排列的多個(gè)存儲(chǔ)器單元，其中 各存儲(chǔ)器單元包括電浮置體晶體管。該電浮置體晶體管(例如N溝道型
晶體管或P溝道型晶體管)包括耦合到相關(guān)聯(lián)的源極線(xiàn)的第一區(qū)域；耦 合到相關(guān)聯(lián)的位線(xiàn)的第二區(qū)域；布置于第一區(qū)域和第二區(qū)域之間的體區(qū) 域，其中體區(qū)域是電浮置的；以及布置于體區(qū)域之上并且耦合到相關(guān)聯(lián)字 線(xiàn)的柵極。存儲(chǔ)器單元包括多個(gè)數(shù)據(jù)狀態(tài)，這多個(gè)數(shù)據(jù)狀態(tài)包括(i)第 一數(shù)據(jù)狀態(tài)，代表電浮置體晶體管的體區(qū)域中的第一電荷；以及(ii)第 二數(shù)據(jù)狀態(tài)，代表電浮置體晶體管的體區(qū)域中的第二電荷。
這一方面的集成電路器件還包括第一電路，耦合到第一行存儲(chǔ)器單 元的各存儲(chǔ)器單元，以并行施加(i)寫(xiě)入控制信號(hào)到第一行存儲(chǔ)器單元 的第一組存儲(chǔ)器單元以在其中寫(xiě)入多個(gè)數(shù)據(jù)狀態(tài)中的一個(gè)；以及(ii)寫(xiě) 入取消選擇控制信號(hào)到第 一行存儲(chǔ)器單元的第二組存儲(chǔ)器單元以禁止在 其中寫(xiě)入多個(gè)數(shù)據(jù)狀態(tài)中的一個(gè)。
第一組存儲(chǔ)器單元的存儲(chǔ)器單元數(shù)目可以對(duì)應(yīng)于存儲(chǔ)器單元陣列的
字長(zhǎng)。在一個(gè)實(shí)施例中，該集成電路器件包括用以存儲(chǔ)代表字長(zhǎng)的數(shù)據(jù)的
字長(zhǎng)選擇電路(例如熔斷器或反熔斷器或DRAM、 SRAM、 ROM、 PROM、 EPROM、 EEPROM單元、鎖存器、寄存器和/或例如經(jīng)由向信號(hào)線(xiàn)或管 腳施加的電壓來(lái)固定)。
在一個(gè)實(shí)施例中，寫(xiě)入取消選擇控制信號(hào)包括(i)向第二組存儲(chǔ)器 單元的各存儲(chǔ)器單元的柵板拖加的第一隨時(shí)間改變的信號(hào)、(ii)向第二組 存儲(chǔ)器單元的各存儲(chǔ)器單元的第一區(qū)域施加的第二隨時(shí)間改變的信號(hào)和 (iii)向第二組存儲(chǔ)器單元的各存儲(chǔ)器單元的第二區(qū)域施加的第三隨時(shí)間 改變的信號(hào)。在這一實(shí)施例中，寫(xiě)入控制信號(hào)可以包括(i)向第一組存 儲(chǔ)器單元的各存儲(chǔ)器單元的柵極施加的第一隨時(shí)間改變的信號(hào)、(ii)向第 一組存儲(chǔ)器單元的各存儲(chǔ)器單元的第一區(qū)域施加的第二隨時(shí)間改變的信 號(hào)和(iii)向第一組存儲(chǔ)器單元的各存儲(chǔ)器單元的第二區(qū)域施加的第四隨 時(shí)間改變的信號(hào)。
在另一實(shí)施例中，寫(xiě)入取消選擇控制信號(hào)包括(i)向第二組存儲(chǔ)器 單元的各存儲(chǔ)器單元的柵極施加的第一隨時(shí)間改變的信號(hào)、(ii)向第二組 存儲(chǔ)器單元的各存儲(chǔ)器單元的第一區(qū)域施加的第二隨時(shí)間改變的信號(hào)和 (m)向第二組存儲(chǔ)器單元的各存儲(chǔ)器單元的第二區(qū)域施加的具有基本上 恒定的電壓幅度的第三信號(hào)。在這一實(shí)施例中，寫(xiě)入控制信號(hào)可以包括(i) 向第一組存儲(chǔ)器單元的各存儲(chǔ)器單元的柵極施加的第一隨時(shí)間改變的信 號(hào)、(ii)向第一組存儲(chǔ)器單元的各存儲(chǔ)器單元的第一區(qū)域施加的第二隨時(shí) 間改變的信號(hào)和(iii)向第一組存儲(chǔ)器單元的各存儲(chǔ)器單元的第二區(qū)域施 加的第四隨時(shí)間改變的信號(hào)。
該集成電路器件還可以包括第二電路，耦合到第一行存儲(chǔ)器單元的 各存儲(chǔ)器單元以并行施加(i)讀取控制信號(hào)到第一行存儲(chǔ)器單元的第一 組存儲(chǔ)器單元以讀取第一組存儲(chǔ)器單元的各存儲(chǔ)器單元的數(shù)據(jù)狀態(tài)； 以及 (ii)讀取取消選擇控制信號(hào)到第一行存儲(chǔ)器單元的第二組存儲(chǔ)器單元以 禁止讀取第二組存儲(chǔ)器單元的各存儲(chǔ)器單元的數(shù)據(jù)狀態(tài)。
讀取控制信號(hào)可以包括向第一組存儲(chǔ)器單元的各存儲(chǔ)器單元的電浮 置體晶體管的柵極施加的信號(hào)、向該電浮置體晶體管的第一區(qū)域施加的信 號(hào)和向該電浮置體晶體管的第二區(qū)域施加的信號(hào)以導(dǎo)致、強(qiáng)制和/或引起 讀取雙極晶體管電流，該讀取雙極晶體管電流代表第一行存儲(chǔ)器單元的第 一組存儲(chǔ)器單元的各存儲(chǔ)器單元的數(shù)據(jù)狀態(tài)。
在一個(gè)實(shí)施例中，第二電路基本上基于讀取雙極晶體管電流來(lái)確定存
儲(chǔ)器單元的數(shù)據(jù)狀態(tài)。實(shí)際上，第二電路可以包括多個(gè)感測(cè)放大器。
在另一實(shí)施例中，寫(xiě)入控制信號(hào)包括用以寫(xiě)入第一數(shù)據(jù)狀態(tài)的控制信 號(hào)，以及其中響應(yīng)于用以將第 一數(shù)據(jù)狀態(tài)寫(xiě)入第 一行存儲(chǔ)器單元的預(yù)定存 儲(chǔ)器單元的控制信號(hào)，第一行存儲(chǔ)器單元的預(yù)定存儲(chǔ)器單元的電浮置體晶 體管生成在第一行存儲(chǔ)器單元的預(yù)定存儲(chǔ)器單元的電浮置體晶體管的體 區(qū)域中基本上提供第一電荷的雙極晶體管電流。
在一個(gè)實(shí)施例中，存儲(chǔ)器單元可以存儲(chǔ)多于一個(gè)數(shù)據(jù)位(例如兩位、 三位、四位、五位、六位等)和/或多于兩個(gè)數(shù)據(jù)狀態(tài)(例如三個(gè)、四個(gè)、 五個(gè)、六個(gè)等數(shù)據(jù)或邏輯狀態(tài))。這樣，存儲(chǔ)器單元陣列的各存儲(chǔ)器單元 可以包括代表電浮置體晶體管的體區(qū)域中第三電荷的第三數(shù)據(jù)狀態(tài)。
在另 一主要方面中，本發(fā)明涉及一種包括存儲(chǔ)器單元陣列的集成電路 器件(例如邏輯或離^t存儲(chǔ)器器件)，該存儲(chǔ)器單元陣列具有多個(gè)字線(xiàn)、 多個(gè)源極線(xiàn)、多個(gè)位線(xiàn)以及按行和列的矩陣排列的多個(gè)存儲(chǔ)器單元，其中
各存儲(chǔ)器單元包括電浮置體晶體管。該電浮置體晶體管(例如N溝道型 晶體管或P溝道型晶體管)包括耦合到相關(guān)聯(lián)的源極線(xiàn)的第一區(qū)域；耦 合到相關(guān)聯(lián)的位線(xiàn)的第二區(qū)域；布置于第一區(qū)域與第二區(qū)域之間的體區(qū) 域，其中體區(qū)域是電浮置的；以及布置于體區(qū)域之上并且耦合到相關(guān)聯(lián)的 字線(xiàn)的柵極。存儲(chǔ)器單元包括多個(gè)數(shù)據(jù)狀態(tài)，這多個(gè)數(shù)據(jù)狀態(tài)包括(i) 第一數(shù)據(jù)狀態(tài)，代表電浮置體晶體管的體區(qū)域中的第一電荷；以及(ii) 第二數(shù)據(jù)狀態(tài)，代表電浮置體晶體管的體區(qū)域中的第二電荷。
這一方面的集成電路器件還包括電路(例如多個(gè)感測(cè)放大器)，耦 合到第一行存儲(chǔ)器單元的各存儲(chǔ)器單元，以基本上并行施加(i)讀取控 制信號(hào)到第 一行存儲(chǔ)器單元的第 一組存儲(chǔ)器單元以讀取第 一組存儲(chǔ)器單 元的各存儲(chǔ)器單元的數(shù)據(jù)狀態(tài)；以及(ii)讀^*消選擇控制信號(hào)到第一 行存儲(chǔ)器單元的第二組存儲(chǔ)器單元以禁止讀取第二組存儲(chǔ)器單元的各存
儲(chǔ)器單元的數(shù)據(jù)狀態(tài)。
在一個(gè)實(shí)施例中，讀取控制信號(hào)包括向第一組存儲(chǔ)器單元的各存儲(chǔ)器 單元的電浮置體晶體管的柵極施加的信號(hào)、向該電浮置體晶體管的第一區(qū) 域施加的信號(hào)和向該電浮置體晶體管的第二區(qū)域施加的信號(hào)以導(dǎo)致、強(qiáng)制 和/或引起讀取雙極晶體管電流，該讀取雙極晶體管電流代表第一行存儲(chǔ) 器單元的第一組存儲(chǔ)器單元的各存儲(chǔ)器單元的數(shù)據(jù)狀態(tài)。在這一實(shí)施例 中，該電路可以基本上基于讀取雙極晶體管電流來(lái)確定存儲(chǔ)器單元的數(shù)據(jù) 狀態(tài)。
在一個(gè)實(shí)施例中，該集成電路器件還可以包括寫(xiě)入電路，耦合到第 一行存儲(chǔ)器單元的各存儲(chǔ)器單元，以并行施加(i)寫(xiě)入控制信號(hào)到第一 行存儲(chǔ)器單元的第一組存儲(chǔ)器單元以在其中寫(xiě)入多個(gè)數(shù)據(jù)狀態(tài)之一；以及 (ii)寫(xiě)入取消選擇控制信號(hào)到第一行存儲(chǔ)器單元的第二組存儲(chǔ)器單元以 禁止在其中寫(xiě)入多個(gè)數(shù)據(jù)狀態(tài)之一。寫(xiě)入控制信號(hào)包括用以寫(xiě)入第 一數(shù)據(jù) 狀態(tài)的控制信號(hào)，以及其中響應(yīng)于用以將第一數(shù)據(jù)狀態(tài)寫(xiě)入第一行存儲(chǔ)器 單元的預(yù)定存儲(chǔ)器單元的控制信號(hào)，第 一行存儲(chǔ)器單元的預(yù)定存儲(chǔ)器單元 的電浮置體晶體管生成在第一行存儲(chǔ)器單元的預(yù)定存儲(chǔ)器單元的電浮置 體晶體管的體區(qū)域中基本上提供第一電荷的雙極晶體管電流。
第一組存儲(chǔ)器單元的存儲(chǔ)器單元數(shù)目可以對(duì)應(yīng)于存儲(chǔ)器單元陣列的 字長(zhǎng)。在一個(gè)實(shí)施例中，集成電路器件包括用以存儲(chǔ)代表字長(zhǎng)的數(shù)據(jù)的字 長(zhǎng)選擇電路(例如熔斷器或反熔斷器或DRAM、 SRAM、 ROM、 PROM、 EPROM、 EEPROM單元、鎖存器、寄存器和/或例如經(jīng)由向信號(hào)線(xiàn)或管 腳施加的電壓來(lái)固定)。
在又一主要方面中，本發(fā)明涉及一種包括半導(dǎo)體存儲(chǔ)器陣列的集成電 路器件(例如邏輯或離^L存儲(chǔ)器器件)，該半導(dǎo)體存儲(chǔ)器陣列布置于半導(dǎo) 體區(qū)或?qū)又谢蚱渖希摪雽?dǎo)體區(qū)或?qū)玉v留在襯底的絕緣區(qū)或?qū)由匣蚱湟?上。該半導(dǎo)體存儲(chǔ)器陣列包括多個(gè)字線(xiàn)、多個(gè)源極線(xiàn)、多個(gè)位線(xiàn)以及按行 和列的矩陣排列的多個(gè)存儲(chǔ)器單元，其中各存儲(chǔ)器單元包括電浮置體晶體 管。該電浮置體晶體管(例如N溝道型晶體管或P溝道型晶體管)包括 耦合到相關(guān)聯(lián)的源極線(xiàn)的第一區(qū)域；耦合到相關(guān)聯(lián)的位線(xiàn)的第二區(qū)域；布 置于第一區(qū)域和第二區(qū)域之間的體區(qū)域，其中體區(qū)域是電浮置的；以及布 置于體區(qū)域之上并且耦合到相關(guān)聯(lián)的字線(xiàn)的柵極。存儲(chǔ)器單元包括多個(gè)數(shù) 據(jù)狀態(tài)，這多個(gè)數(shù)據(jù)狀態(tài)包括(i)第一數(shù)據(jù)狀態(tài)，代表電浮置體晶體管 的體區(qū)域中的第一電荷；以及(ii)第二數(shù)據(jù)狀態(tài)，代表電浮置體晶體管 的體區(qū)域中的第二電荷。
這一方面的集成電路器件還包括第一電路，耦合到第一行存儲(chǔ)器單 元的各存儲(chǔ)器單元，以并行施加(i)寫(xiě)入控制信號(hào)到第一行存儲(chǔ)器單元 的第一組存儲(chǔ)器單元以在其中寫(xiě)入多個(gè)數(shù)據(jù)狀態(tài)之一；以及(ii)寫(xiě)入取 消選擇控制信號(hào)到第 一行存儲(chǔ)器單元的第二組存儲(chǔ)器單元以禁止在其中 寫(xiě)入多個(gè)數(shù)據(jù)狀態(tài)之一。
這一方面的集成電路器件還包括第二電路(例如多個(gè)感測(cè)放大器)， 耦合到第一行存儲(chǔ)器單元的各存儲(chǔ)器單元，以基本上并行施加(i)讀取
控制信號(hào)到第 一行存儲(chǔ)器單元的第 一組存儲(chǔ)器單元以讀取第 一組存儲(chǔ)器
單元的各存儲(chǔ)器單元的數(shù)據(jù)狀態(tài)；以及(ii)讀,消選擇控制信號(hào)到第 一行存儲(chǔ)器單元的第二組存儲(chǔ)器單元以禁止讀取第二組存儲(chǔ)器單元的各 存儲(chǔ)器單元的數(shù)據(jù)狀態(tài)。
在一個(gè)實(shí)施例中，讀取控制信號(hào)包括向第一組存儲(chǔ)器單元的各存儲(chǔ)器 單元的電浮置體晶體管的^f極施加的信號(hào)、向該電浮置體晶體管的第一區(qū) 域施加的信號(hào)和向該電浮置體晶體管的第二區(qū)域施加的信號(hào)，以導(dǎo)致、強(qiáng) 制和/或引起讀取雙極晶體管電流，該讀取雙極晶體管電流代表第一行存 儲(chǔ)器單元的第一組存儲(chǔ)器單元的各存儲(chǔ)器單元的數(shù)據(jù)狀態(tài)。在這一實(shí)施例 中，第二電路基本上基于讀取雙極晶體管電流來(lái)確定存儲(chǔ)器單元的數(shù)據(jù)狀 態(tài)。
在一個(gè)實(shí)施例中，寫(xiě)入控制信號(hào)包括用以寫(xiě)入第一數(shù)據(jù)狀態(tài)的控制信 號(hào)，以及其中響應(yīng)于用以將第一數(shù)據(jù)狀態(tài)寫(xiě)入第一行存儲(chǔ)器單元的預(yù)定存 儲(chǔ)器單元的控制信號(hào)，第一行存儲(chǔ)器單元的預(yù)定存儲(chǔ)器單元的電浮置體晶 體管生成在第一行存儲(chǔ)器單元的預(yù)定存儲(chǔ)器單元的電浮置體晶體管的體 區(qū)域中基本上提供第 一 電荷的雙極晶體管電流。
第一組存儲(chǔ)器單元的存儲(chǔ)器單元的數(shù)目可以對(duì)應(yīng)于存儲(chǔ)器單元陣列 的字長(zhǎng)。在一個(gè)實(shí)施例中，該集成電路器件包括用以存儲(chǔ)代表字長(zhǎng)的數(shù)據(jù) 的字長(zhǎng)選擇電路(例如熔斷器或反熔斷器或DRAM、 SRAM、 ROM、 PROM、 EPROM、 EEPROM單元、鎖存器、寄存器和/或例如經(jīng)由向信 號(hào)線(xiàn)或管腳施加的電壓來(lái)固定)。
如上所述，存儲(chǔ)器單元可以存儲(chǔ)多于一個(gè)數(shù)據(jù)位(例如兩位、三位、
四位、五位、六位等)和/或多于兩個(gè)^t據(jù)狀態(tài)(例如三個(gè)、四個(gè)、五個(gè)、 六個(gè)等數(shù)據(jù)或邏輯狀態(tài))。這樣，存儲(chǔ)器單元陣列的各存儲(chǔ)器單元可以包 括代表電浮置體晶體管的體區(qū)域中第三電荷的第三數(shù)據(jù)狀態(tài)。
另外在此說(shuō)明和示出了許多發(fā)明以及本發(fā)明的方面。此發(fā)明內(nèi)容并非 窮舉本發(fā)明的范圍。另夕卜，此發(fā)明內(nèi)容并非旨在于限制本發(fā)明的范圍且不 應(yīng)當(dāng)以這一方式來(lái)解釋。盡管在此發(fā)明內(nèi)容中說(shuō)明和/或概括了某些實(shí)施 例，但是應(yīng)當(dāng)理解本發(fā)明不限于這樣的實(shí)施例、描述和/或概括，權(quán)利要 求也不以這樣的方式被限制(權(quán)利要求不應(yīng)解釋為由發(fā)明內(nèi)容限制)。實(shí) 際上，根據(jù)說(shuō)明書(shū)、附圖和權(quán)利要求，與在此發(fā)明內(nèi)容中呈現(xiàn)的方面、發(fā) 明和實(shí)施例可以不同和/或相似的許多其它方面、發(fā)明和實(shí)施例是明顯的。 此外，雖然各種特征、屬性和優(yōu)點(diǎn)在此發(fā)明內(nèi)容中已經(jīng)加以描述和/或根
據(jù)該發(fā)明內(nèi)容是清楚的，但M當(dāng)理解這樣的特征、屬性和優(yōu)點(diǎn)無(wú)論在本 發(fā)明的一個(gè)、 一些還是所有實(shí)施例中并非是必需的并且實(shí)際上在本發(fā)明的 任何實(shí)施例中并非必然存在。
在以下的詳細(xì)說(shuō)明中將參照附圖。這些附圖示出了本發(fā)明的不同方 面，而在適當(dāng)之處在不同的圖中示出相似結(jié)構(gòu)、部件、材料和/或元件的 附圖標(biāo)記凈皮相似地標(biāo)記。將理解到與具體示出的結(jié)構(gòu)、部件、材料和/或 元件不同的結(jié)構(gòu)、部件、材料和/或元件的各種組合被預(yù)計(jì)并且在本發(fā)明 的范圍內(nèi)。
而且，在此說(shuō)明和示出了許多發(fā)明。本發(fā)明既不限于其任何單個(gè)方面 或?qū)嵤├膊幌抻谶@些方面和/或?qū)嵤├娜魏谓M合/或互換。另外，本發(fā) 明的各方面和/或?qū)嵤├梢元?dú)自地或與本發(fā)明的一個(gè)或多個(gè)其它方面和/ 或?qū)嵤├M合地加以利用。為求筒潔，許多組合和/或互換將不在這里個(gè) 別地加以討論。
圖1A是包括多個(gè)存儲(chǔ)器單元的現(xiàn)有技術(shù)DRAM陣列的示意表示圖， 其中各存儲(chǔ)單元包括一個(gè)電浮置體晶體管；
圖1B是包括一個(gè)電浮置體晶體管(PD-SOI NMOS)的示例現(xiàn)有技 術(shù)存儲(chǔ)器單元的三維圖1C是沿著線(xiàn)C-C，橫切的圖1B的現(xiàn)有技^儲(chǔ)器單元的橫截面
圖2A和2B是包括一個(gè)電浮置體晶體管(PD-SOINMOS )的現(xiàn)有技 術(shù)存儲(chǔ)器單元的浮置體、源極區(qū)和漏極區(qū)就給定的數(shù)據(jù)狀態(tài)而言的電荷關(guān) 系的示意"i兌明圖3A和3B是用以將存儲(chǔ)器單元編程為邏輯狀態(tài)"l"的傳統(tǒng)方法的 示例示意圖和一般說(shuō)明圖(即在圖1B的存儲(chǔ)器單元的晶體管(在這一示 例實(shí)施例中為N型溝道晶體管)的電浮置體中生成或提供過(guò)量多數(shù)載流 子；通過(guò)溝道電子撞擊電離(圖3A)和通過(guò)GIDL或帶間隧穿(圖3B) 來(lái)生成或提供這些示例實(shí)施例中的多數(shù)載流子)；
圖4A-4C是用以將存儲(chǔ)器單元編程為邏輯狀態(tài)"O"的傳統(tǒng)方法的示例 示意圖和一般說(shuō)明圖(即通it^圖1B的存儲(chǔ)器單元的晶體管的電浮置體去除多數(shù)載流子來(lái)提供相對(duì)更少的多數(shù)栽流子；可以通過(guò)晶體管的漏極區(qū) /端子(圖4A)、晶體管的源極區(qū)/端子(圖4B)以及使用例如向存儲(chǔ)器單 元的晶體管的襯底/背側(cè)端子施加的反向柵極脈沖的晶體管的漏極和源極 區(qū)/端子(圖4C )去除多數(shù)載流子)；
圖5圖示了傳統(tǒng)讀取技術(shù)的示例示意圖(和控制信號(hào))，存儲(chǔ)器單元 的狀態(tài)可由感測(cè)響應(yīng)于預(yù)定電壓在存儲(chǔ)器單元的晶體管的柵極上的施加 而提供/生成的溝道電流的量來(lái)確定；
圖6是除MOS晶體管之外還包括4^E雙極晶體管的等效電浮置體存 儲(chǔ)器單元(N溝道型)的示意圖。
圖7圖示了通過(guò)在存儲(chǔ)器單元的晶體管的電浮置體中生成、存儲(chǔ)和/ 或提供過(guò)量多數(shù)載流子來(lái)將存儲(chǔ)器單元編程為邏輯狀態(tài)"1"的、188申請(qǐng)的 一個(gè)方面的示例實(shí)施例的示例示意圖(和控制信號(hào)電壓關(guān)系)；
圖8圖示了通it^存儲(chǔ)器單元的晶體管的電浮置體中生成、存儲(chǔ)和/ 或提供相對(duì)更少多數(shù)載流子(與在編程為邏輯狀態(tài)"l"的存儲(chǔ)器單元的電 浮置體中的多數(shù)載流子的數(shù)目相比)將存儲(chǔ)器單元編程為邏輯狀態(tài)"O"的 、188申請(qǐng)的一個(gè)方面的示例實(shí)施例的示例示意圖(和控制信號(hào))，其中通 過(guò)向存儲(chǔ)器單元的晶體管的柵極施加控制信號(hào)(例如編程脈沖)通過(guò)漏極 和源極端子去除多數(shù)載流子(寫(xiě)入"0");
圖9圖示了保持或維持存儲(chǔ)器單元的數(shù)據(jù)狀態(tài)的、188申請(qǐng)的一個(gè)方 面的示例實(shí)施例的示例示意圖(和控制信號(hào))；
圖10圖示了通過(guò)感測(cè)響應(yīng)于預(yù)定電壓在存儲(chǔ)器單元的晶體管的柵極 上的施加而提供/生成的電流的量來(lái)讀M儲(chǔ)器單元的數(shù)據(jù)狀態(tài)的、188申 請(qǐng)一個(gè)方面的示例實(shí)施例的示例示意圖(和控制信號(hào))；
圖11圖示了根據(jù)在、188申請(qǐng)中描述和圖示的發(fā)明的一個(gè)實(shí)施例用以 (0將邏輯狀態(tài)"1"編程或?qū)懭胍粋€(gè)或多個(gè)N溝道型存儲(chǔ)器單元中、(ii) 將邏輯狀態(tài)"O"編程或?qū)懭胍粋€(gè)或多個(gè)N溝道型存儲(chǔ)器單元中和(iii)讀 取一個(gè)或多個(gè)N溝道型存儲(chǔ)器單元的所選寫(xiě)入控制信號(hào)的示例時(shí)序關(guān)系；
圖12和圖13圖示了根據(jù)在、188申請(qǐng)中描述和圖示的發(fā)明的某些方面 的存儲(chǔ)器陣列的示例實(shí)施例，該存儲(chǔ)器陣列具有多個(gè)存儲(chǔ)器單元(N溝道 型)并且結(jié)合示例編程技術(shù)對(duì)各行存儲(chǔ)器單元采用分離源極線(xiàn)配置，這些 示例編程技術(shù)包括示例控制信號(hào)電壓值(圖ll)和示例讀取技術(shù)、包括 示例控制信號(hào)電壓值(圖12);
圖14圖示了根據(jù)、188申請(qǐng)的一個(gè)實(shí)施例用以(i)將邏輯狀態(tài)"l"編 程或?qū)懭胍粋€(gè)或多個(gè)P溝道型存儲(chǔ)器單元中、(ii)將邏輯狀態(tài)"0"編程或 寫(xiě)入一個(gè)或多個(gè)P溝道型存儲(chǔ)器單元中和(iii)讀取一個(gè)或多個(gè)P溝道型 存儲(chǔ)器單元的所選寫(xiě)入控制信號(hào)的示例時(shí)序關(guān)系；
圖15圖示了根據(jù)本發(fā)明某些方面的存儲(chǔ)器陣列的示例實(shí)施例，該存 儲(chǔ)器陣列結(jié)合控制信號(hào)電壓對(duì)各行存儲(chǔ)器單元采用共源極線(xiàn)配置以寫(xiě)^/ 編程所選存儲(chǔ)器單元行的所選存儲(chǔ)器單元以及控制電壓以取消選擇或"阻 止"所選存儲(chǔ)器單元行的未選存儲(chǔ)器單元的寫(xiě)A7編程操作；
圖16圖示了根據(jù)本發(fā)明某些方面的存儲(chǔ)器陣列的示例實(shí)施例，該存 儲(chǔ)器陣列結(jié)合控制信號(hào)電壓對(duì)各行存儲(chǔ)器單元釆用共源極線(xiàn)配置以讀取 所選存儲(chǔ)器單元行的所選存儲(chǔ)器單元的數(shù)據(jù)狀態(tài)以及控制電壓以取消選 擇或"阻止，，所選存儲(chǔ)器單元行的未選存儲(chǔ)器單元的讀取操作；
圖17、圖18和圖19圖示了根據(jù)本發(fā)明某些方面用以(i)取消選擇、 編程或?qū)懭脒壿嫚顟B(tài)"l"到一個(gè)或多個(gè)N溝道型存儲(chǔ)器單元中、(ii)取消 選擇、編程或?qū)懭脒壿嫚顟B(tài)"O"到一個(gè)或多個(gè)N溝道型存儲(chǔ)器單元中和 (iii )取消選擇或讀取一個(gè)或多個(gè)N溝道型存儲(chǔ)器單元的所選寫(xiě)入控制信 號(hào)的示例時(shí)序關(guān)系，其中取消選擇控制信號(hào)包括脈沖特征(參見(jiàn)圖17) 和非脈沖特征(參見(jiàn)圖18和圖19);
圖20A-20C是根據(jù)本發(fā)明一個(gè)或多個(gè)方面可以在其中實(shí)施存儲(chǔ)器單 元陣列(和某些外圍電路)的示例集成電路器件的示意框圖說(shuō)明圖20D和20E是根據(jù)本發(fā)明一個(gè)或多個(gè)方面特別地包括存儲(chǔ)器單元 陣列、數(shù)據(jù)感測(cè)和寫(xiě)入電路、存儲(chǔ)器單元選擇和控制電路的集成電路器件 的實(shí)施例的示意框圖；以及
圖21A-21C是根據(jù)本發(fā)明一個(gè)或多個(gè)方面結(jié)合具有可編程字長(zhǎng)的存 儲(chǔ)器器件實(shí)施控制器/處理器的示例架構(gòu)和/或?qū)嵤├氖疽鈭D。
具體實(shí)施例方式
在一個(gè)方面中，本發(fā)明涉及用于讀取、控制和/或操作包括在晶體管 體中存儲(chǔ)電荷的電浮置體晶體管的半導(dǎo)體存儲(chǔ)器單元、陣列、架構(gòu)和器件 (即集成電路器件，例如邏輯器件(比如微控制器或微處理器)或存儲(chǔ)器 器件(比如離散存儲(chǔ)器))的技術(shù)。本發(fā)明還涉及包括用以實(shí)施該讀取、 控制和/或操作技術(shù)的電路的半導(dǎo)體存儲(chǔ)器單元、陣列、架構(gòu)和器件。
在一個(gè)實(shí)施例中，存儲(chǔ)器單元陣列的字長(zhǎng)(該字長(zhǎng)與給定/預(yù)定的所 選存儲(chǔ)器單元行的所選存儲(chǔ)器單元有關(guān))是可變的和/或可編程的。字長(zhǎng)
可以是與所選行中任何存儲(chǔ)器單元數(shù)目相等的量，小于或等于存儲(chǔ)器陣列 的所選行中存儲(chǔ)器單元的總數(shù)。在本發(fā)明的一個(gè)方面中，可以關(guān)于存儲(chǔ)器 陣列的所選行的所選存儲(chǔ)器單元(即第一組存儲(chǔ)器單元)執(zhí)行寫(xiě)入和/或 讀取操作，而所選行的未選存儲(chǔ)器單元(即第二組存儲(chǔ)器單元)不受干擾。
雖然不限于此，但是在本發(fā)明的某些方面中將在存儲(chǔ)器陣列的字長(zhǎng)可
變和/或可編程的、188申請(qǐng)的實(shí)施例背景下進(jìn)行說(shuō)明。
參照示例實(shí)施例中的圖15、圖17和圖18，可以(基于地址數(shù)據(jù))有 選擇地將具有預(yù)定幅度的示例控制信號(hào)施加到給定/預(yù)定的存儲(chǔ)器單元行
(例如連接到同一字線(xiàn)即字線(xiàn)2&的存儲(chǔ)器單元12a-d)以將邏輯狀態(tài)"l" 寫(xiě)入所選存儲(chǔ)器單元12a中而將邏輯狀態(tài)"O"寫(xiě)入所選存儲(chǔ)器單元12b中。 與之并行或基本上并行(下文統(tǒng)稱(chēng)為"并行")向未選存儲(chǔ)器單元12c和 12d施加具有預(yù)定幅度的示例"寫(xiě)入取消選擇"控制信號(hào)以防止、禁止和/ 或去使能寫(xiě)入操作，使得所選存儲(chǔ)器單元行的存儲(chǔ)器單元12c和12d分別 保持于它們的現(xiàn)有存儲(chǔ)器狀態(tài)"0"和"1"。在這點(diǎn)上，向位線(xiàn)32j+2和32j+3 施加"寫(xiě)入取消選擇，，電壓脈沖以通過(guò)針對(duì)先前寫(xiě)入為邏輯狀態(tài)"l"的單元
(這里為存儲(chǔ)器單元12c)的情況防止、最小化、消除和/或阻止電荷損失 或針對(duì)先前寫(xiě)入為邏輯狀態(tài)"O，，的單元(這里為存儲(chǔ)器單元12d)的情況 防止、最小化、消除雙極電流生成來(lái)防止、禁止和/或去4吏能關(guān)于存儲(chǔ)器 單元12c和12d的寫(xiě)入操作。通過(guò)向位線(xiàn)32j+2和32j+3施加取消選擇控制 信號(hào)，存儲(chǔ)器單元12c和12d的數(shù)據(jù)狀態(tài)不受干擾或不利的影響——盡管 這樣的存儲(chǔ)器單元是所選存儲(chǔ)器單元行的一部分(基于地址數(shù)據(jù))。值得 注意的是，可以在寫(xiě)入操作過(guò)程中如圖17中所示向位線(xiàn)32j+2和32j+3施加 取消選^控制信號(hào)作為電壓脈沖，或可以如圖18中所示向位線(xiàn)32]+2和 32j+3持續(xù)施加取消選擇控制信號(hào)。
參照示例實(shí)施例中的圖16-19,向預(yù)定或給定的存儲(chǔ)器單元行(例如 連接到同一字線(xiàn)即字線(xiàn)2&的存儲(chǔ)器單元12a-d)(基于地址數(shù)據(jù))有選擇 地施加具有預(yù)定幅度的控制信號(hào)以讀取所選存儲(chǔ)器單元12a和12b。與之 并行向未選存儲(chǔ)器單元12c和12d施加具有預(yù)定幅度的示例"讀取取消選 擇"控制信號(hào)以防止、禁止/或去使能讀取操作，使得所選存儲(chǔ)器單元行的 存儲(chǔ)器單元12c和12d不受讀取操作的影響。在這點(diǎn)上，向位線(xiàn)32』+2和 32i+3施加"讀取取消選擇，，電壓脈沖或恒定電壓以防止、禁止和/或去使能
關(guān)于存儲(chǔ)器單元12c和12d的讀取操作——盡管這樣的存儲(chǔ)器單元是所選 存儲(chǔ)器單元行的一部分。這樣，存儲(chǔ)器單元12c和12d不被讀取、不受讀 取操作影響和/或不利影響。在這一實(shí)施例中，存儲(chǔ)器單元12c和12d在 讀取操作過(guò)程中并不明顯地傳導(dǎo)電流也不受干擾——盡管經(jīng)由字線(xiàn)28i存 取存儲(chǔ)器單元行。
(特別是)圖15-19中所示用以執(zhí)行所選操作(例如讀取、寫(xiě)入、讀 取取消選擇、寫(xiě)入取消選擇、保持)的電壓幅度僅為舉例。所示電壓電平 可以是相對(duì)的或絕對(duì)的?？商娲兀缟纤?，所示電壓可以是相對(duì)的， 因?yàn)椴还芤粋€(gè)或多個(gè)電壓(例如源極、漏極或柵極電壓)成為或是正電壓 和負(fù)電壓，例如可以將各電壓電平增加或減少給定的電壓量(例如可以將 各電壓增加或減少0.25、 0.5、 1.0和2.0伏特(或更多))。
值得注意的是，由于陣列字長(zhǎng)和輸^v/輸出字長(zhǎng)之間的作為結(jié)果的不 同，本發(fā)明與通過(guò)流水線(xiàn)技術(shù)典型地包括長(zhǎng)行存儲(chǔ)器單元陣列以求面積效 率的現(xiàn)有技^M目比而言具有一些優(yōu)勢(shì)。因?yàn)閷?duì)于本發(fā)明寫(xiě)入或讀取所選行 的所選存儲(chǔ)器單元，且所選行的未選存儲(chǔ)器單元不受預(yù)定操作的不利影 響，所以盡管維持長(zhǎng)行存儲(chǔ)器單元陣列以求面積效率，存儲(chǔ)器陣列的字長(zhǎng) 可與輸入/輸出字長(zhǎng)相同。在本發(fā)明中，寫(xiě)入或讀取所選行的所選存儲(chǔ)器 單元(而所選行的未選存儲(chǔ)器單元并不參與操作或不受操作的不利影響)， 因而在數(shù)據(jù)地址并不連續(xù)且流水線(xiàn)技術(shù)并不有效的情況下增強(qiáng)了功率管 理，因?yàn)樵谧x取操作過(guò)程中不從(假定不需要的)未選存儲(chǔ)器單元讀取或 在寫(xiě)入操作過(guò)程中不向這些未選存儲(chǔ)器單元寫(xiě)入。
此外，由于存儲(chǔ)器單元陣列字長(zhǎng)和輸入/輸出字長(zhǎng)相同，所以可以以 單個(gè)步驟或階段將數(shù)據(jù)寫(xiě)入存儲(chǔ)器陣列中或從存儲(chǔ)器陣列讀取數(shù)據(jù)，這可 以提供更快的操作和/或更低功率消耗。在這點(diǎn)上，傳統(tǒng)技術(shù)常常利用兩 步驟或階段寫(xiě)入以先將數(shù)據(jù)寫(xiě)入鎖存器中、然后將數(shù)據(jù)從鎖存器寫(xiě)入存儲(chǔ) 器單元。類(lèi)似地對(duì)于讀取操作，先將數(shù)據(jù)從存儲(chǔ)器單元陣列讀取到鎖存器 中、隨后讀取到輸出。本發(fā)明還允許例如通過(guò)控制數(shù)據(jù)寫(xiě)入和感測(cè)電路以 及存儲(chǔ)器單元選擇和控制電路來(lái)隨時(shí)在操作之間改變字長(zhǎng)。
可以例如在制作時(shí)、在測(cè)試過(guò)程中和/或在原處i殳置和/或控制字長(zhǎng)。 例如，可以(i)在通電之后、例如在初始化階段過(guò)程中或(ii)在操作 過(guò)程中對(duì)集成電路器件編程以最小化功率消耗和最大化速度。例如在操作
過(guò)程中，可以設(shè)置隨機(jī)存取的字長(zhǎng)與i/o寬度匹配以求最大速度。然而當(dāng)
數(shù)據(jù)地址連續(xù)時(shí)，可以將字長(zhǎng)設(shè)置為等于行上物理位的數(shù)目，使得數(shù)據(jù)在
一次操作中先被寫(xiě)入鎖存器、然后被寫(xiě)入整行以求更低功率消耗?？梢酝?過(guò)對(duì)集成電路的存儲(chǔ)器的外部輸入來(lái)指示連續(xù)數(shù)據(jù)地址，或可以在集成電 路的存儲(chǔ)器內(nèi)部檢測(cè)連續(xù)地址。關(guān)于不從存儲(chǔ)器輸入或輸出數(shù)據(jù)但是必需 刷新行上所有位的刷新操作，可以設(shè)置與行上物理位的數(shù)目相等的字長(zhǎng)。 以這一方式可以減少和/或最小化功率消耗。
值得注意的是，集成電路(例如處理器器件或離嘲:存儲(chǔ)器器件)的存 儲(chǔ)器陣列的字長(zhǎng)可以是一次可編程(例如在測(cè)試過(guò)程中或在制造時(shí)編程) 或多次可編程(例如在測(cè)試過(guò)程中、在啟動(dòng)/通電過(guò)程中、在初始化序列 過(guò)程中和/或在操作過(guò)程中(在原處))。例如在一個(gè)實(shí)施例中，字長(zhǎng)可以"存 儲(chǔ)"于駐留在集成電路上的字長(zhǎng)選擇電路中(例如熔斷器或反熔斷器或
DRAM、 SRAM、 ROM、 PROM、 EPROM、 EEPROM單元、鎖存器、 寄存器和/或例如經(jīng)由向信號(hào)線(xiàn)或管腳施加的電壓來(lái)固定)(例如參見(jiàn)圖 20C和20D)。實(shí)際上，無(wú)論現(xiàn)在已知還是以后開(kāi)發(fā)的任何編程技術(shù)和/或 電路都將落入本發(fā)明的范圍內(nèi)。
用以確定、實(shí)施和/或編程字長(zhǎng)的控制電路可以片上實(shí)施，即該控制 電路駐留于器件上(即集成于器件中)，或可以片外實(shí)施(即該控制電路 布置于不同集成電路器件上或其中，例如布置于存儲(chǔ)器控制器、微處理器 和/或圖形處理器上/中)?？刂齐娐房梢詫?shí)施無(wú)論現(xiàn)在已知還是以后開(kāi)發(fā)的 任何編程技術(shù)和/或電路；所有這樣的技術(shù)和電路都將落入本發(fā)明的范圍 內(nèi)。
如上所述，本發(fā)明的存儲(chǔ)器單元和/或存儲(chǔ)器單元陣列以及電路可以 實(shí)施于具有存儲(chǔ)器部分和邏輯部分的集成電路器件中(例如參見(jiàn)圖20A 和20C)或主要是存儲(chǔ)器器件的集成電路器件中(例如參見(jiàn)圖20B)。存 儲(chǔ)器陣列可以包括以多行和多列排列的多個(gè)存儲(chǔ)器單元，其中各存儲(chǔ)器單 元包括電浮置體晶體管。存儲(chǔ)器陣列可以包括N溝道晶體管、P溝道晶體 管和/或這兩類(lèi)晶體管。實(shí)際上，在存儲(chǔ)器陣列外圍的電路(例如數(shù)據(jù)感 測(cè)電路(例如感測(cè)放大器或比較器)、存儲(chǔ)器單元選擇和控制電路(例如 字線(xiàn)和/或源極線(xiàn)驅(qū)動(dòng)器)以及行和列地址解碼器)可以包括P溝道和/或 N溝道型晶體管。
例如參照?qǐng)D20D和20E,集成電路器件可以包括具有多個(gè)存儲(chǔ)器單 元12的陣列10、數(shù)據(jù)寫(xiě)入和感測(cè)電路以及存儲(chǔ)器單元選擇和控制電路。 數(shù)據(jù)寫(xiě)入和感測(cè)電路從所選存儲(chǔ)器單元12讀取數(shù)據(jù)和將數(shù)據(jù)寫(xiě)入所選存 儲(chǔ)器單元12。在一個(gè)實(shí)施例中，數(shù)據(jù)寫(xiě)入和感測(cè)電路包括多個(gè)數(shù)據(jù)感
放大器。各數(shù)據(jù)感測(cè)放大器接收至少一個(gè)位線(xiàn)32和參考生成器電路的輸 出(例如電流或電壓參考信號(hào))。在一個(gè)實(shí)施例中，數(shù)據(jù)感測(cè)放大器可以 是用以感測(cè)存儲(chǔ)器單元12中存儲(chǔ)的數(shù)據(jù)狀態(tài)和/或?qū)?shù)據(jù)寫(xiě)回存儲(chǔ)器單元 12中的一個(gè)或多個(gè)交叉耦合型感測(cè)放大器，比如在通過(guò)引用整體結(jié)合于 此的申請(qǐng)人為Waller和Carman、申請(qǐng)日為2005年12月12日而發(fā)明名 稱(chēng)為"Sense Amplifier Circuitry and Architecture to Write Data into and/or Read Data from Memory Cells"的非臨時(shí)美國(guó)專(zhuān)利申請(qǐng) No.ll/299,5卯(美國(guó)專(zhuān)利申請(qǐng)公開(kāi)號(hào)US 2006/0126374)中描述和圖示的 交叉耦合型感測(cè)放大器。
可以用任何電浮置體存儲(chǔ)器單元和存儲(chǔ)器單元陣列來(lái)實(shí)施本發(fā)明(例 如參見(jiàn)上述背景技術(shù)部分)。實(shí)際上在某些方面中，本發(fā)明是具有各包括 電浮置體晶體管的多個(gè)存儲(chǔ)器單元的存儲(chǔ)器陣列和/或用以將數(shù)據(jù)寫(xiě)入或 編程到這樣的存儲(chǔ)器陣列的一個(gè)或多個(gè)存儲(chǔ)器單元中的技術(shù)。在本發(fā)明的 這一方面中，可以對(duì)相鄰的存儲(chǔ)器單元和/或共享字線(xiàn)的存儲(chǔ)器單元的數(shù) 據(jù)狀態(tài)單獨(dú)編程。此外雖然已經(jīng)例如在、188申請(qǐng)的實(shí)施例的背景下描述了 本發(fā)明，但是可以用其它存儲(chǔ)器單元和存儲(chǔ)器陣列技術(shù)，例如1T-1C(一 個(gè)晶體管、 一個(gè)電容器)和電浮置柵極存儲(chǔ)器單元來(lái)實(shí)施本發(fā)明。
存儲(chǔ)器陣列可以包括N溝道型晶體管、P溝道型晶體管和/或這兩類(lèi) 晶體管。實(shí)際上，在存儲(chǔ)器陣列外圍的電路(例如感測(cè)放大器或比較器、 行和列地址解碼器以及線(xiàn)驅(qū)動(dòng)器(這里未圖示))可以包括P溝道型和/ 或N溝道型晶體管。
當(dāng)利用P溝道型晶體管作為存儲(chǔ)器陣列中的存儲(chǔ)器單元12時(shí)，有許 多適當(dāng)?shù)膶?xiě)入和讀取電壓(例如負(fù)電壓)(例如參見(jiàn)圖14)。例如，可以 通過(guò)向源極區(qū)施加-3V的電壓脈沖從P溝道型存儲(chǔ)器單元讀取數(shù)據(jù)以及可 以向要讀取的存儲(chǔ)器單元的柵極施加0.5V的電壓脈沖。在這一實(shí)施例中， 在向柵板拖加?xùn)艠O脈沖之前、與此同時(shí)或在向柵機(jī)拖加?xùn)艠O脈沖之后可以 向源極區(qū)施加源極脈沖。另外，源極脈沖可以在柵極脈沖之前、與此同時(shí) (如圖14中所示)或在柵極脈沖結(jié)束或中止之后中止或終止。
如上所述，可以結(jié)合任何電浮置體存儲(chǔ)器單元(即包括至少一個(gè)電浮 置體晶體管的存儲(chǔ)器單元)和/或利用(其它類(lèi)型的存儲(chǔ)器單元中)這樣 的電浮置體存儲(chǔ)器單元的架構(gòu)、布局、結(jié)構(gòu)和/或配置來(lái)采用本發(fā)明的電 路和技術(shù)。例如，可以在以下臨時(shí)和非臨時(shí)美國(guó)專(zhuān)利申請(qǐng)中描述和圖示的 存儲(chǔ)器單元、架構(gòu)、布局、結(jié)構(gòu)和/或配置中實(shí)施使用本發(fā)明的技術(shù)來(lái)讀
取、編程和/或控制其狀態(tài)的電浮置體晶體管
(1) Fazan等人于2003年6月10日提交且發(fā)明名稱(chēng)為 "Semiconductor Device"的美國(guó)非臨時(shí)專(zhuān)利申請(qǐng)No.10/450，238 (現(xiàn)在為美 國(guó)專(zhuān)利6，969，662);
(2) Fazan等人于2004年2月18日提交且發(fā)明名稱(chēng)為 "Semiconductor Device"的美國(guó)非臨時(shí)專(zhuān)利申請(qǐng)No.10/487,157 (現(xiàn)在為美 國(guó)專(zhuān)利7,061,050);
(3) Ferrant等人于2004年4月22日提交且發(fā)明名稱(chēng)為 "Semiconductor Memory Cell, Array, Architecture and Device, and Method of Operating Same，，的美國(guó)非臨時(shí)專(zhuān)利申請(qǐng)No.10/829,877 (現(xiàn)在 為美國(guó)專(zhuān)利7,085,153 );
(4 ) Ferrant等A^提交且發(fā)明名稱(chēng)為"Semiconductor Memory Device and Method of Operating Same，，的美國(guó)非臨時(shí)專(zhuān)利申請(qǐng)No.ll/096，970(現(xiàn) 在為美國(guó)專(zhuān)利7，085，156);
(5 ) Fazan等人于2004年9月15日提交J^明名稱(chēng)為"Low Power Programming Technique for a One Transistor SOI Memory Device & Asymmetrical Electrically Floating Body Memory Device, and Method of Manufacturing Same"的美國(guó)非臨時(shí)專(zhuān)利申請(qǐng)No.10/941,692 (美國(guó)專(zhuān)利申 請(qǐng)乂>開(kāi)號(hào)2005/0063224 );
(6) Okhonin等人于2005年12月15日提交且發(fā)明名稱(chēng)為"Bipolar Reading Technique for a Memory Cell Having an Electrically Floating Body Transistor"的美國(guó)非臨時(shí)專(zhuān)利申請(qǐng)No.11/304，387 (美國(guó)4利申請(qǐng)乂iS 開(kāi)號(hào)2006/0131650 );
(7 )Okhonin等人于2006年6月15日提交JU1明名稱(chēng)為"Method for Reading a Memory Cell Having an Electrically Floating Body Transistor, and Memory Cell and Array Implementing Same"的美國(guó)非臨時(shí)專(zhuān)利申請(qǐng) No.ll/453，594;
(8) Okhonin等人于2006年8月24日提交JLiL明名稱(chēng)為"Memory Cell and Memory Cell Array Having an Electrically Floating Body Transistor, and Methods of Operating Same"的美國(guó)非臨時(shí)專(zhuān)利申請(qǐng) No.ll/509，188 (參見(jiàn)上文)；
(9) Bauser于2006年9月5日提交且發(fā)明名稱(chēng)為"Method and
Circuitry to Generate a Reference Current for Reading a Memory Cell, and Device Implementing Same"的美國(guó)非臨時(shí)專(zhuān)利申請(qǐng)No.11/515,667;
(10 ) Popov等人于2006年10月31日提交且發(fā)明名稱(chēng)為"Method and Apparatus for Varying the Programming Duration of a Floating Body Transistor, and Memory Cell, Array, and/or Device Implementing Same" 的美國(guó)非臨時(shí)專(zhuān)利申請(qǐng)No.ll/5卯,147;以及
(11 )Okhonin等人于2007年2月7日提交JJL明名稱(chēng)為"Multi-Bit Memory Cell Having Electrically Floating Body Transistor, and Method of Programming and Reading Same"的美國(guó)非臨時(shí)專(zhuān)利申請(qǐng) No.ll/703,429。
通過(guò)引用在此結(jié)合這十一 (11)個(gè)美國(guó)專(zhuān)利申請(qǐng)的M內(nèi)容，包括例 如其中描述和圖示的發(fā)明、特征、屬性、架構(gòu)、配置、材料、技術(shù)和優(yōu)點(diǎn)。 為求簡(jiǎn)潔將不重復(fù)這些討論；而是這些討論(文字和圖示)，包括與存儲(chǔ) 器單元、架構(gòu)、布局、結(jié)構(gòu)有關(guān)的討論通過(guò)引用整體結(jié)合于此。
值得注意的是，可以使用在上文引用的十一 (11)個(gè)美國(guó)專(zhuān)利申請(qǐng)中 描述和圖示的任何控制電路來(lái)控制(例如編程或讀取)(具有一個(gè)或多個(gè) 晶體管的)存儲(chǔ)器單元。為求簡(jiǎn)潔將不重復(fù)而通過(guò)引用在這里結(jié)合這些討 論。實(shí)際上，無(wú)論現(xiàn)在已知還是以后開(kāi)發(fā)的用于對(duì)包括具有電浮置體區(qū)的 晶體管的存儲(chǔ)器單元編程、讀取、控制和/或操作的所有存儲(chǔ)器單元選擇 和控制電路以及技術(shù)都將落入本發(fā)明的范圍內(nèi)。
例如，可以使用包括在上文引用的十一 (11)個(gè)美國(guó)專(zhuān)利申請(qǐng)中描述
入到DRAM陣列/器件10的存儲(chǔ)器單元12中的數(shù)據(jù)。本發(fā)明還可以采用 在Portmann等人于2004年5月7日提交且發(fā)明名稱(chēng)為"Reference Current Generator, and Method of Programming, Adjusting and/or Operating Same"的美國(guó)專(zhuān)利申請(qǐng)No.10/840,902 (現(xiàn);為美國(guó)專(zhuān)利 6,912,150)中描述和圖示的讀取電路和技術(shù)。
此夕卜，本發(fā)明還可以利用在Bauser于2006年9月5日提交M明名 稱(chēng)為"Method and Circuitry to Generate a Reference Current for Reading a Memory Cell, and Device Implementing Same"的美國(guó)專(zhuān)利申請(qǐng) No.ll/515，667中描述和圖示的讀取操作技術(shù)。如上所述，美國(guó)專(zhuān)利申請(qǐng) No.11/515,667的全部?jī)?nèi)容通過(guò)引用而結(jié)合于此。
另外，感測(cè)放大器(未詳細(xì)示出)可以用來(lái)讀M儲(chǔ)器單元12中存 儲(chǔ)的數(shù)據(jù)。感測(cè)放大器可以使用電壓或電流感測(cè)技術(shù)來(lái)感測(cè)存儲(chǔ)器單元 12中存儲(chǔ)的數(shù)據(jù)狀態(tài)。在電流感測(cè)放大器的背景下，電流感測(cè)放大器可 以比較單元電流和參考電流，例如參考單元(未示出)的電流。根據(jù)比較 可以確定存儲(chǔ)器單元12包含邏輯高(在體區(qū)域18內(nèi)包含相對(duì)更多的多數(shù) 栽流子34 )還是邏輯低數(shù)據(jù)狀態(tài)(在體區(qū)域18內(nèi)包含相對(duì)更少的多數(shù)載 流子34 )。
可以使用公知技術(shù)和/或材料來(lái)制作電浮置存儲(chǔ)器單元、晶體管和/或 存儲(chǔ)器陣列。實(shí)際上，無(wú)論現(xiàn)在已知還是以后開(kāi)發(fā)的任何制作技術(shù)和/或 材料都可以用來(lái)制作電浮置體存儲(chǔ)器單元、晶體管和/或存儲(chǔ)器陣列。例 如，本發(fā)明可以利用硅(無(wú)論塊型還是SOI)、鍺、>^/鍺、砷化鎵或任何 其它可在其中形成晶體管的半導(dǎo)體材料。實(shí)際上，電浮置晶體管、存儲(chǔ)器 單元和/或存儲(chǔ)器陣列可以利用在Fazan于2004年7月2日提交的發(fā)明名 稱(chēng)為"Integrated Circuit Device, and Method of Fabricating Same"的非臨 時(shí)專(zhuān)利申請(qǐng)No.10/884,481和/或Bassin于2006年10月12日提交而又轉(zhuǎn) 讓的發(fā)明名稱(chēng)為"One Transistor Memory Cell having a Strained Electrically Floating Body Region, and Method of Operating Same，，的非 臨時(shí)專(zhuān)利+請(qǐng)No.11/580,169 (下文統(tǒng)稱(chēng)為"集成電路器件專(zhuān)利申請(qǐng)")中 描述和圖示的技術(shù)。通過(guò)引用在這里結(jié)合集成電路器件專(zhuān)利申請(qǐng)的^^內(nèi) 容，包括例如其中描述和圖示的發(fā)明、特征、屬性、架構(gòu)、配置、材料、 技術(shù)和優(yōu)點(diǎn)。
實(shí)際上，如在集成電路器件專(zhuān)利申請(qǐng)中描述和圖示的那樣，(包括SOI 存儲(chǔ)器晶體管的)存儲(chǔ)器陣列10可以與SOI邏輯晶體管集成。例如在一 個(gè)實(shí)施例中，集成電路器件包括存儲(chǔ)器部分(具有例如PD或FDSOI存 儲(chǔ)器晶體管14)和邏輯部分(具有例如高性能晶體管如鰭式FET、多柵 極晶體管和/或非高性能晶體管(例如不具備高性能晶體管的性能特征的 單柵極晶體管——未圖示))。同樣通過(guò)引用在這里結(jié)合集成電路器件專(zhuān)利 申請(qǐng)的金鯉內(nèi)容,包括例如其中描述和圖示的發(fā)明、特征、屬性、架構(gòu)、 配置、材料、技術(shù)和優(yōu)點(diǎn)。
另外，存儲(chǔ)器陣列可以包括N溝道、P溝道和/或這兩類(lèi)晶體管以及 部分*和/或完全耗盡型晶體管。例如，在存儲(chǔ)器陣列外圍的電路(例
如感測(cè)放大器或比較器、行和列地址解碼器以及線(xiàn)驅(qū)動(dòng)器(這里未圖示)) 可以包括完4^^型晶體管(無(wú)論P(yáng)溝道和/或N溝道型)?？商娲?，該
電路可以包括部分*型晶體管(無(wú)論P(yáng)溝道和/或N溝道型)。有許多用 以在同一襯底上集成部分耗盡和/或完全耗盡型晶體管的技術(shù)(例如參見(jiàn) Fazan等人于2004年2月18日提交且發(fā)明名稱(chēng)為"SemiconductorDevice" 的美國(guó)非臨時(shí)專(zhuān)利申請(qǐng)No.10/487,157 (美國(guó)專(zhuān)利申請(qǐng)公開(kāi)號(hào) 2004/02388卯))。無(wú)論現(xiàn)在已知還是以后開(kāi)發(fā)的所有這樣的技術(shù)都將落入 本發(fā)明的范圍內(nèi)。
值得注意的是，電浮置體晶體管14可以是對(duì)稱(chēng)或非對(duì)稱(chēng)器件。當(dāng)晶 體管14對(duì)稱(chēng)時(shí)，源極區(qū)和漏極區(qū)實(shí)質(zhì)上可互換。然而當(dāng)晶體管14是非對(duì) 稱(chēng)器件時(shí)，晶體管14的源極區(qū)或漏極區(qū)具有不同的電特性、物理特性、 摻雜濃度和/或摻雜分布特性。這樣，非對(duì)稱(chēng)器件的源極區(qū)或漏極區(qū)通常 不可互換。盡管如此，存儲(chǔ)器單元的電浮置N溝道晶體管的漏極區(qū)(無(wú) 論源極區(qū)和漏極區(qū)是否可互換)仍是連接到位線(xiàn)/感測(cè)放大器的晶體管的 區(qū)域。
在此描述和圖示了許多發(fā)明。盡管已經(jīng)描述和圖示了本發(fā)明的某些實(shí) 施例、特征、屬性和優(yōu)點(diǎn)，但是應(yīng)當(dāng)理解本發(fā)明的許多其它以及不同和/ 或相似實(shí)施例、特征、屬性和優(yōu)點(diǎn)根據(jù)描述和圖示是明顯的。這樣，這里 描述和圖示的本發(fā)明的實(shí)施例、特征、屬性和優(yōu)點(diǎn)并非窮舉，而應(yīng)當(dāng)理解 本發(fā)明這樣的其它、相似以及不同實(shí)施例、特征、屬性和優(yōu)點(diǎn)在本發(fā)明的 范圍內(nèi)。
例如，本發(fā)明的多個(gè)存儲(chǔ)器單元12可以用例如具有多行和多列(例 如矩陣形式)的任何存儲(chǔ)器陣列來(lái)實(shí)施?？梢杂萌魏坞姼≈皿w存儲(chǔ)器單元 和存儲(chǔ)器單元陣列來(lái)實(shí)施本發(fā)明。此外如上文提到的，可以用其它存儲(chǔ)器 單元和存儲(chǔ)器陣列技術(shù)，例如1T-1C (一個(gè)晶體管、 一個(gè)電容器)和電浮 置柵極存儲(chǔ)器單元來(lái)實(shí)施本發(fā)明。
值得注意的是,對(duì)于在編程操作過(guò)程中未寫(xiě)入的與非使能或未選字線(xiàn) 相關(guān)聯(lián)的那些未選存儲(chǔ)器單元，可以施加或建立保持條件以防止、最小化 或避免對(duì)未選存儲(chǔ)器單元行的存儲(chǔ)器單元的數(shù)據(jù)狀態(tài)或這些存儲(chǔ)器單元 中存儲(chǔ)的電荷的干擾。在這點(diǎn)上，可以向未選存儲(chǔ)器單元行的存儲(chǔ)器單元 的柵極施加電壓(例如-1.2V)以及可以向未選存儲(chǔ)器單元行的存儲(chǔ)器單 元的源極區(qū)和漏極區(qū)施加電壓(例如0V)以防止、最小化或避免在編程 或?qū)懭氩僮鬟^(guò)程中對(duì)未選存儲(chǔ)器單元行的存儲(chǔ)器單元中數(shù)據(jù)狀態(tài)的干擾。 在這些IHf之下，對(duì)所選行的所選存儲(chǔ)器單元的編程或?qū)懭氩⒉挥绊?或 基本上不影響)未選存儲(chǔ)器單元行的存儲(chǔ)器單元的數(shù)據(jù)狀態(tài)(例如參見(jiàn)圖
15)。
另外，對(duì)于在讀取操作過(guò)程中不讀取的耦合到非使能或未選字線(xiàn)的那 些存儲(chǔ)器單元，可以施加或建立保持條件以防止、最小化或避免對(duì)陣列的
未選存儲(chǔ)器單元行的存儲(chǔ)器單元中數(shù)據(jù)狀態(tài)的干擾。在這點(diǎn)上，可以向未 選存儲(chǔ)器單元的柵極施加電壓(例如-1.2V)以及可以向未選存儲(chǔ)器單元 行的存儲(chǔ)器單元的源極區(qū)施加電壓(例如0V)以防止、最小化或避免在 讀取操作過(guò)程中對(duì)未選存儲(chǔ)器單元中數(shù)據(jù)狀態(tài)的干擾。在這些條件之下， 未選存儲(chǔ)器單元行的存儲(chǔ)器單元的狀態(tài)在讀取所選存儲(chǔ)器單元行的所選 存儲(chǔ)器單元過(guò)程中不受影響(或基本上不受影響)(例如參見(jiàn)圖16)。
如上所述，陣列的字長(zhǎng)可以是一次可編程(例如在測(cè)試過(guò)程中、在設(shè) 計(jì)過(guò)程中或在制造時(shí)編程)或多次可編程(例如在測(cè)試過(guò)程中、在啟動(dòng)/ 通電過(guò)程中、在初始化序列過(guò)程中和/或在操作過(guò)程中(在原處))。例如 在一個(gè)實(shí)施例中，代表字長(zhǎng)的數(shù)據(jù)可以存儲(chǔ)于片上字長(zhǎng)選擇電路中(例如 在駐留于器件上或集成于器件中的熔斷器或反熔斷器或DRAM、 SRAM、 ROM、 PROM、 EPROM、 EEPROM單元、鎖存器和/或寄存器中)。片 上字長(zhǎng)選擇電路可以整體地或部分地布置于集成電路器件的邏輯部分和/ 或外圍部分中(例如參見(jiàn)圖20A-20C)。
除此之外或取而代之，字長(zhǎng)選擇電路可以整體地或部分地位于片上 (例如在熔斷器或反熔斷器或DRAM、 SRAM、 ROM、 PROM、 EPROM、 EEPROM單元、鎖存器和/或寄存器中)，而對(duì)該字長(zhǎng)選擇電路編程的電 路可以位于片外。在這點(diǎn)上，參照?qǐng)D21A-21C，可以經(jīng)由位于或布置于外 部控制器/處理器36 (例如存儲(chǔ)器控制器、微處理器和/或圖形處理器)中 的電路對(duì)(在這一實(shí)施例中在片上的)字長(zhǎng)選擇電路編程。外部控制器/ 處理器36可以實(shí)施于模塊100 (例如參見(jiàn)圖21A)上、具有分布式總線(xiàn) 結(jié)構(gòu)的系統(tǒng)1000中(例如參見(jiàn)圖21B)和/或具有點(diǎn)到點(diǎn)架構(gòu)的系統(tǒng)1000 中(例如參見(jiàn)圖21C)。在各實(shí)施例中，控制器/處理器36可以向存儲(chǔ)器 器件50提供信息，該存儲(chǔ)器器件50作為響應(yīng)控制存儲(chǔ)器器件50內(nèi)陣列 的字長(zhǎng)。
例如，如上所述，用以實(shí)施讀取和寫(xiě)入操作的所示/示例電壓電平僅 為舉例。示出的電壓電平可以是相對(duì)的或絕對(duì)的?？商娲兀境龅碾妷?可以是相對(duì)的，因?yàn)闊o(wú)論一個(gè)或多個(gè)電壓(例如源極、漏極或柵極電壓) 變成或是正電壓和負(fù)電壓，例如可以將各電壓電平增加或減少給定的電壓 量(例如可以將各電壓增加或減少0.1、 0.15、 0.25、 0.5、 1伏特(或更多))。
另夕卜，本發(fā)明的上述實(shí)施例僅為舉例。它們并非旨在于窮舉本發(fā)明或 將本發(fā)明限制于公開(kāi)的精確形式、技術(shù)、材料和/或配置。許多修改和變 化根據(jù)這一公開(kāi)是可能的。應(yīng)理解在不脫離本發(fā)明的范圍的情況下可以利 用其它實(shí)施例以及可以做出操作上的改變。這樣，本發(fā)明的范圍并不唯一 地限于以上描述，因?yàn)閷?duì)上述實(shí)施例的描述是出于說(shuō)明和描述的目的而呈 現(xiàn)的。
應(yīng)注意術(shù)語(yǔ)"電路，，可以特別地意味著單個(gè)部件或多個(gè)部件(無(wú)論是集 成電路形式還是別的形式)，這些部件是有源的和/或無(wú)源的并且耦合在一 起以提供或執(zhí)行所需操作。術(shù)語(yǔ)"電路，，可以特別地意味著電路(無(wú)論是否 集成)或電路組(無(wú)論是否集成)。
術(shù)語(yǔ)"禁止"可以特別地意味著防止、妨礙、禁止和/或去使能。措詞"感 測(cè)"或類(lèi)似措詞例如意味著測(cè)量、釆樣、感測(cè)、檢查、檢測(cè)、監(jiān)視和/或捕 獲。
權(quán)利要求
1. 一種集成電路器件，包括存儲(chǔ)器單元陣列，包括多個(gè)字線(xiàn)；多個(gè)源極線(xiàn)；多個(gè)位線(xiàn)；以及按行和列的矩陣排列的多個(gè)存儲(chǔ)器單元，其中各存儲(chǔ)器單元包括電浮置體晶體管，其中所述電浮置體晶體管包括耦合到相關(guān)聯(lián)的源極線(xiàn)的第一區(qū)域；耦合到相關(guān)聯(lián)的位線(xiàn)的第二區(qū)域；布置于所述第一區(qū)域和所述第二區(qū)域之間的體區(qū)域，其中所述體區(qū)域是電浮置的；布置于所述體區(qū)域之上并且耦合到相關(guān)聯(lián)的字線(xiàn)的柵極；以及其中每個(gè)存儲(chǔ)器單元包括多個(gè)數(shù)據(jù)狀態(tài)，所述多個(gè)數(shù)據(jù)狀態(tài)包括(i)第一數(shù)據(jù)狀態(tài)，代表所述電浮置體晶體管的所述體區(qū)域中的第一電荷；以及(ii)第二數(shù)據(jù)狀態(tài)，代表所述電浮置體晶體管的所述體區(qū)域中的第二電荷；第一電路，耦合到第一行存儲(chǔ)器單元的每個(gè)存儲(chǔ)器單元，以并行施加(i)寫(xiě)入控制信號(hào)到所述第一行存儲(chǔ)器單元的第一組存儲(chǔ)器單元，以在其中寫(xiě)入所述多個(gè)數(shù)據(jù)狀態(tài)中的一個(gè)，以及(ii)寫(xiě)入取消選擇控制信號(hào)到所述第一行存儲(chǔ)器單元的第二組存儲(chǔ)器單元，以禁止在其中寫(xiě)入所述多個(gè)數(shù)據(jù)狀態(tài)中的一個(gè)。
2. 根據(jù)權(quán)利要求1所述的集成電路器件，其中所述第一組存儲(chǔ)器單 元的存儲(chǔ)器單元的數(shù)目對(duì)應(yīng)于所述存儲(chǔ)器單元陣列的字長(zhǎng)。
3. 根據(jù)權(quán)利要求2所述的集成電路器件，還包括用以存儲(chǔ)代表所述 字長(zhǎng)的數(shù)據(jù)的字長(zhǎng)選擇電路。
4. 根據(jù)權(quán)利要求1所述的集成電路器件，其中所述寫(xiě)入取消選擇控 制信號(hào)包括(i)向所述第二組存儲(chǔ)器單元的每個(gè)存儲(chǔ)器單元的所述柵極 施加的第一隨時(shí)間改變的信號(hào)、(ii)向所述第二組存儲(chǔ)器單元的每個(gè)存儲(chǔ) 器單元的所述第一區(qū)域施加的第二隨時(shí)間改變的信號(hào)和(iii)向所述第二 組存儲(chǔ)器單元的每個(gè)存儲(chǔ)器單元的所述第二區(qū)域施加的第三隨時(shí)間改變 的信號(hào)。
5. 根據(jù)權(quán)利要求4所述的集成電路器件，其中所述寫(xiě)入控制信號(hào)包 括(i)向所述第一組存儲(chǔ)器單元的每個(gè)存儲(chǔ)器單元的所述柵極施加的所 述第一隨時(shí)間改變的信號(hào)、(ii)向所述第一組存儲(chǔ)器單元的每個(gè)存儲(chǔ)器單 元的所述第一區(qū)域施加的所述第二隨時(shí)間改變的信號(hào)和(m)向所述第一 組存儲(chǔ)器單元的每個(gè)存儲(chǔ)器單元的所述第二區(qū)域施加的第四隨時(shí)間改變 的信號(hào)。
6. 根據(jù)權(quán)利要求1所述的集成電路器件，其中所述寫(xiě)入取消選擇控 制信號(hào)包括(i)向所述第二組存儲(chǔ)器單元的每個(gè)存儲(chǔ)器單元的柵極施加 的第一隨時(shí)間改變的信號(hào)、(ii)向所述第二組存儲(chǔ)器單元的每個(gè)存儲(chǔ)器單 元的所述第一區(qū)域施加的第二隨時(shí)間改變的信號(hào)和(iii)向所述第二組存 儲(chǔ)器單元的每個(gè)存儲(chǔ)器單元的所述第二區(qū)域施加的具有基本上恒定的電 壓幅度的第三信號(hào)。
7. 根據(jù)權(quán)利要求6所述的集成電路器件，其中所述寫(xiě)入控制信號(hào)包 括(i)向所述第一組存儲(chǔ)器單元的每個(gè)存儲(chǔ)器單元的柵極施加的所述第 一隨時(shí)間改變的信號(hào)、(ii)向所述第一組存儲(chǔ)器單元的每個(gè)存儲(chǔ)器單元的 所述第一區(qū)域施加的所述第二隨時(shí)間改變的信號(hào)和(iii)向所述第一組存 儲(chǔ)器單元的每個(gè)存儲(chǔ)器單元的所述第二區(qū)域施加的第四隨時(shí)間改變的信 號(hào)。
8. 根據(jù)權(quán)利要求1所述的集成電路器件，還包括第二電路，耦合 到所述第一行存儲(chǔ)器單元的每個(gè)存儲(chǔ)器單元，以并行施加(i)讀取控制 信號(hào)到所述第一行存儲(chǔ)器單元的所述第一組存儲(chǔ)器單元以讀取所述第一 組存儲(chǔ)器單元的每個(gè)存儲(chǔ)器單元的數(shù)據(jù)狀態(tài)；以及(ii)讀取取消選擇控 制信號(hào)到所述第 一行存儲(chǔ)器單元的所述第二組存儲(chǔ)器單元，以禁止讀取所 述第二組存儲(chǔ)器單元的每個(gè)存儲(chǔ)器單元的數(shù)據(jù)狀態(tài)。
9. 根據(jù)權(quán)利要求8所述的集成電路器件，其中所述讀取控制信號(hào)包 括向所述第一組存儲(chǔ)器單元的每個(gè)存儲(chǔ)器單元的所述電浮置體晶體管的 柵極施加的信號(hào)、向所述電浮置體晶體管的所述第一區(qū)域施加的信號(hào)和向 所述電浮置體晶體管的所述第二區(qū)域施加的信號(hào)，以導(dǎo)致、強(qiáng)制和/或引 起讀取雙極晶體管電流，所述讀取雙極晶體管電流代表所述第 一行存儲(chǔ)器 單元的所述第一組存儲(chǔ)器單元的每個(gè)存儲(chǔ)器單元的數(shù)據(jù)狀態(tài)。
10. 根據(jù)權(quán)利要求9所述的集成電路器件，其中所述第二電路基本上 基于所述讀取雙極晶體管電流來(lái)確定所述存儲(chǔ)器單元的數(shù)據(jù)狀態(tài)。
11. 根據(jù)權(quán)利要求9所述的集成電路器件，其中所述第二電路包括多 個(gè)感測(cè)放大器。
12. 根據(jù)權(quán)利要求l所述的集成電路器件，其中所述寫(xiě)入控制信號(hào)包 括用以寫(xiě)入所述第一數(shù)據(jù)狀態(tài)的控制信號(hào)，且其中響應(yīng)于用以將所述第一 數(shù)據(jù)狀態(tài)寫(xiě)入所述第一行存儲(chǔ)器單元的預(yù)定存儲(chǔ)器單元的所述控制信號(hào)， 所述第一行存儲(chǔ)器單元的所述預(yù)定存儲(chǔ)器單元的所述電浮置體晶體管生 成雙極晶體管電流，該雙極晶體管電流在所述第一行存儲(chǔ)器單元的所述預(yù) 定存儲(chǔ)器單元的所述電浮置體晶體管的所述體區(qū)域中基本上提供所述第一電荷。
13. 根據(jù)權(quán)利要求l所述的集成電路器件，其中每個(gè)所述存儲(chǔ)器單元 包括代表所述電浮置體晶體管的所述體區(qū)域中的第三電荷的第三數(shù)據(jù)狀 態(tài)。
14. 一種集成電路器件，包括 半導(dǎo)體存儲(chǔ)器陣列，包括多個(gè)字線(xiàn)； 多個(gè)源極線(xiàn)； 多個(gè)位線(xiàn)；以及按行和列的矩陣排列的多個(gè)存儲(chǔ)器單元，其中每個(gè)存儲(chǔ)器單元 包括電浮置體晶體管，其中所述電浮置體晶體管包括耦合到相關(guān)聯(lián)的源極線(xiàn)的第 一 區(qū)域；耦合到相關(guān)聯(lián)的位線(xiàn)的第二區(qū)域；布置于所述第一區(qū)域和所述第二區(qū)域之間的體區(qū)域，其中所 述體區(qū)域是電浮置的；布置于所述體區(qū)域之上并且耦合到相關(guān)聯(lián)的字線(xiàn)的柵極；以及 其中每個(gè)存儲(chǔ)器單元包括至少兩個(gè)數(shù)據(jù)狀態(tài)，所述至少兩個(gè)數(shù)據(jù)狀態(tài)包括(i) 第一數(shù)據(jù)狀態(tài)，代表相關(guān)聯(lián)的電浮置體晶體管的所述體區(qū) 域中的第一電荷；以及(ii) 第二數(shù)據(jù)狀態(tài)，代^目關(guān)聯(lián)的電浮置體晶體管的所述體區(qū) 域中的第二電荷；電路，耦合到第一行存儲(chǔ)器單元的每個(gè)存儲(chǔ)器單元，以基本上并行施加(i) 讀取控制信號(hào)到所述第一行存儲(chǔ)器單元的第一組存儲(chǔ)器單 元，以讀取所述第一組存儲(chǔ)器單元的每個(gè)存儲(chǔ)器單元的數(shù)據(jù)狀態(tài)；以 及(ii) 讀,消選擇控制信號(hào)到所述第一行存儲(chǔ)器單元的第二組 存儲(chǔ)器單元，以禁止讀取所述第二組存儲(chǔ)器單元的每個(gè)存儲(chǔ)器單元的 數(shù)據(jù)狀態(tài)。
15. 根據(jù)權(quán)利要求14所述的集成電路器件，其中所述讀取控制信號(hào) 包括向所述第一組存儲(chǔ)器單元的每個(gè)存儲(chǔ)器單元的所述電浮置體晶體管 的柵極施加的信號(hào)、向所述電浮置體晶體管的第一區(qū)域施加的信號(hào)和向所 述電浮置體晶體管的第二區(qū)域施加的信號(hào)，以導(dǎo)致、強(qiáng)制和/或引起讀取 雙極晶體管電流，所述讀取雙極晶體管電流代表所述第一行存儲(chǔ)器單元的 所述第一組存儲(chǔ)器單元的每個(gè)存儲(chǔ)器單元的數(shù)據(jù)狀態(tài)。
16. 根據(jù)權(quán)利要求14所述的集成電路器件，其中所述電路基本上基 于所述讀取雙極晶體管電流來(lái)確定所述存儲(chǔ)器單元的數(shù)據(jù)狀態(tài)。
17. 根據(jù)權(quán)利要求14所述的集成電路器件，其中所述電路包括多個(gè) 感測(cè)放大器。
18. 根據(jù)權(quán)利要求14所述的集成電路器件，還包括寫(xiě)入電路，耦 合到所述第一行存儲(chǔ)器單元的每個(gè)存儲(chǔ)器單元，以并行施加(i) 寫(xiě)入控制信號(hào)到所述第一行存儲(chǔ)器單元的第一組存儲(chǔ)器單元， 以在其中寫(xiě)入所述多個(gè)數(shù)據(jù)狀態(tài)中的一個(gè)；以及(ii) 寫(xiě)入取消選擇控制信號(hào)到所述第一行存儲(chǔ)器單元的第二組存儲(chǔ) 器單元，以禁止在其中寫(xiě)入所述多個(gè)數(shù)據(jù)狀態(tài)之一，以及其中所述寫(xiě)入控制信號(hào)包括用以寫(xiě)入所述第 一數(shù)據(jù)狀態(tài)的控制信號(hào)，且其中響應(yīng)于用以將所述第一數(shù)據(jù)狀態(tài)寫(xiě)入所述第一行存儲(chǔ)器單元的預(yù) 定存儲(chǔ)器單元的所述控制信號(hào)，所述第 一行存儲(chǔ)器單元的所述預(yù)定存儲(chǔ)器 單元的所述電浮置體晶體管生成雙極晶體管電流，該雙極晶體管電流在所述第一行存儲(chǔ)器單元的所述預(yù)定存儲(chǔ)器單元的所述電浮置體晶體管的所 述體區(qū)域中基本上提供所述第 一 電荷。
19. 根據(jù)權(quán)利要求14所述的集成電路器件，其中所述第一組存儲(chǔ)器 單元的存儲(chǔ)器單元的數(shù)目對(duì)應(yīng)于所述存儲(chǔ)器單元陣列的字長(zhǎng)。
20. 根據(jù)權(quán)利要求19所述的集成電路器件，還包括用以存儲(chǔ)代表所 述字長(zhǎng)的數(shù)據(jù)的字長(zhǎng)選擇電路。
21. —種集成電路器件，包括半導(dǎo)體存儲(chǔ)器陣列，布置于半導(dǎo)體區(qū)或?qū)又谢虬雽?dǎo)體區(qū)或?qū)由?，所?半導(dǎo)體區(qū)或?qū)玉v留在襯底的絕緣區(qū)或?qū)由匣蛩鼋^緣區(qū)或?qū)右陨?，所述?導(dǎo)^儲(chǔ)器陣列包括多個(gè)字線(xiàn)； 多個(gè)源極線(xiàn)； 多個(gè)位線(xiàn)；以及多個(gè)動(dòng)態(tài)隨機(jī)存M儲(chǔ)器單元，布置于所述半導(dǎo)體區(qū)或?qū)又谢?半導(dǎo)體區(qū)或?qū)由希⑶野葱泻土械木仃嚺帕?，每個(gè)動(dòng)態(tài)隨MM儲(chǔ) 器單元包括至少一個(gè)晶體管，所述晶體管具有耦合到相關(guān)聯(lián)的源極線(xiàn)的第 一 區(qū)域；耦合到相關(guān)聯(lián)的位線(xiàn)的第二區(qū)域；布置于所述第一區(qū)域和所述第二區(qū)域之間的體區(qū)域，其中所 述體區(qū)域是電浮置的；布置于所述體區(qū)域之上并且耦合到相關(guān)聯(lián)的字線(xiàn)的柵極；以及其中每個(gè)存儲(chǔ)器單元包括至少兩個(gè)數(shù)據(jù)狀態(tài)，所述至少兩個(gè)數(shù)據(jù)狀態(tài) 包括(i) 第一數(shù)據(jù)狀態(tài)，代表相關(guān)聯(lián)的電浮置體晶體管的所述體區(qū) 域中的第一電荷；以及(ii) 第二數(shù)據(jù)狀態(tài)，代44目關(guān)聯(lián)的電浮置體晶體管的所述體區(qū) 域中的第二電荷；第一電路，耦合到第 一行存儲(chǔ)器單元的每個(gè)存儲(chǔ)器單元，以并行施加(i) 寫(xiě)入控制信號(hào)到所述第一行存儲(chǔ)器單元的第一組存儲(chǔ)器單元， 以在其中寫(xiě)入所述多個(gè)數(shù)據(jù)狀態(tài)中的一個(gè)；以及(ii) 寫(xiě)入取消選擇控制信號(hào)到所述第一行存儲(chǔ)器單元的第二組存儲(chǔ) 器單元，以禁止在其中寫(xiě)入所述多個(gè)數(shù)據(jù)狀態(tài)中的一個(gè)；以及第二電路，耦合到所述第一行存儲(chǔ)器單元的每個(gè)存儲(chǔ)器單元，以基本 上并行施加(i) 讀取控制信號(hào)到所述第一行存儲(chǔ)器單元的所述第一組存儲(chǔ) 器單元，以讀取所述第一組存儲(chǔ)器單元的每個(gè)存儲(chǔ)器單元的數(shù)據(jù)狀 態(tài)；以及(ii) 讀取取消選擇控制信號(hào)到所述第一行存儲(chǔ)器單元的所述第 二組存儲(chǔ)器單元，以禁止讀取所述第二組存儲(chǔ)器單元的每個(gè)存儲(chǔ)器單 元的數(shù)據(jù)狀態(tài)。
22. 根據(jù)權(quán)利要求21所述的集成電路器件，其中所述讀取控制信號(hào) 包括向所述第一組存儲(chǔ)器單元的每個(gè)存儲(chǔ)器單元的所述電浮置體晶體管 的所述柵極施加的信號(hào)、向所述電浮置體晶體管的所述第一區(qū)域施加的信 號(hào)和向所述電浮置體晶體管的所述第二區(qū)域施加的信號(hào)，以導(dǎo)致、強(qiáng)制和 /或引起讀取雙極晶體管電流，所述讀取雙極晶體管電流代表所述第 一行 存儲(chǔ)器單元的所述第一組存儲(chǔ)器單元的每個(gè)存儲(chǔ)器單元的數(shù)據(jù)狀態(tài)。
23. 根據(jù)權(quán)利要求21所述的集成電路器件，其中所述第二電路基本 上基于所述讀取雙極晶體管電流來(lái)確定所述存儲(chǔ)器單元的數(shù)據(jù)狀態(tài)。
24. 根據(jù)權(quán)利要求21所述的集成電路器件，其中所述第二電路包括 多個(gè)感測(cè)放大器。
25. 根據(jù)權(quán)利要求21所述的集成電路器件，其中所述寫(xiě)入控制信號(hào) 包括用以寫(xiě)入所述第一數(shù)據(jù)狀態(tài)的控制信號(hào)，且其中響應(yīng)于用以將所述第 一數(shù)據(jù)狀態(tài)寫(xiě)入所述第一行存儲(chǔ)器單元的預(yù)定存儲(chǔ)器單元的所述控制信 號(hào)，所述第一行存儲(chǔ)器單元的所述預(yù)定存儲(chǔ)器單元的所述電浮置體晶體管 生成雙極晶體管電流，該雙極晶體管電流在所述第一行存儲(chǔ)器單元的所述 預(yù)定存儲(chǔ)器單元的所述電浮置體晶體管的所述體區(qū)域中基本上提供所述 第一電荷。
26. 根據(jù)權(quán)利要求21所述的集成電路器件，其中每個(gè)所述存儲(chǔ)器單 元包括代表所述電浮置體晶體管的所述體區(qū)域中的第三電荷的第三數(shù)據(jù) 狀態(tài)。
27. 根據(jù)權(quán)利要求21所述的集成電路器件，其中所述第一組存儲(chǔ)器 單元的存儲(chǔ)器單元的數(shù)目對(duì)應(yīng)于所述存儲(chǔ)器單元陣列的字長(zhǎng)。
28. 根據(jù)權(quán)利要求27所述的集成電路器件，還包括用以存儲(chǔ)代表所 述字長(zhǎng)的數(shù)據(jù)的字長(zhǎng)選擇電路。
全文摘要
一種存儲(chǔ)器單元陣列和具有存儲(chǔ)器單元陣列的器件(即集成電路器件，例如邏輯器件(比如微控制器或微處理器)或存儲(chǔ)器器件(比如離散存儲(chǔ)器))包括在晶體管體中存儲(chǔ)電荷的電浮置體晶體管以及用于讀取、控制和/或操作這樣的存儲(chǔ)器單元陣列和這樣的器件的技術(shù)。該存儲(chǔ)器單元陣列和器件包括可變和/或可編程字長(zhǎng)。字長(zhǎng)與所選存儲(chǔ)器單元行的所選存儲(chǔ)器單元(經(jīng)由地址數(shù)據(jù)來(lái)確定)有關(guān)。在一個(gè)實(shí)施例中，字長(zhǎng)可以是少于或等于存儲(chǔ)器陣列的所選行中存儲(chǔ)器單元總數(shù)的所選行中任何存儲(chǔ)器單元數(shù)目。在一個(gè)方面中，可以針對(duì)存儲(chǔ)器陣列的所選行的所選存儲(chǔ)器單元執(zhí)行寫(xiě)入和/或讀取操作，而所選行的未選存儲(chǔ)器單元不受干擾。
文檔編號(hào)G06N7/00GK101395551SQ200780007134
公開(kāi)日2009年3月25日 申請(qǐng)日期2007年3月29日 優(yōu)先權(quán)日2006年4月7日
發(fā)明者埃里克·卡曼 申請(qǐng)人:矽利康創(chuàng)新Isi有限公司