專利名稱：一種實現(xiàn)硬件級驗證的方法及裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及片上系統(tǒng)(SOC，System-on-Chip)技術(shù)，特別是指一種能夠同時實現(xiàn)SOC驗證和IP驗證的硬件級驗證方法及裝置。

背景技術(shù)：
在當(dāng)今的集成電路(IC，Integrated circuit)設(shè)計領(lǐng)域，SOC異軍突起，發(fā)展極為迅速?；诠柚R產(chǎn)權(quán)(IP)的SOC設(shè)計不同于傳統(tǒng)的特定用途集成電路(ASIC，Application Specific Integrated Circuit)設(shè)計，其設(shè)計周期短，更能夠適應(yīng)市場的需要。而同以往的ASIC設(shè)計一樣，SOC也面臨著現(xiàn)場可編程門陣列(FPGA，F(xiàn)ield Programmable Gate Array)硬件級驗證的問題。目前的FPGA開發(fā)驗證主要以單開發(fā)板、即單個FPGA為主，也有多個FPGA的情況，通常面向一個領(lǐng)域的SOC，而采用母板+子板結(jié)構(gòu)的開發(fā)板更多是針對IP特別是CPU IP進(jìn)行開發(fā)和驗證。
單板的FPGA開發(fā)驗證板往往由各SOC設(shè)計公司自行開發(fā)，這種情況下，一般針對SOC設(shè)計的目標(biāo)領(lǐng)域，F(xiàn)PGA開發(fā)驗證板上的外設(shè)可繁可簡，但FPGA開發(fā)驗證板的結(jié)構(gòu)通常是比較簡單的核心是一片較大的FPGA，用于放置SOC邏輯，周圍是大量物理芯片外設(shè)，如ROM、Flash、各種RAM等以及擴展接口。外設(shè)根據(jù)SOC設(shè)計的需要而定，即SOC上有何種邏輯接口，對應(yīng)的FPGA開發(fā)驗證板上就需要何種外設(shè)。在SOC的開發(fā)階段或是驗證階段均可將SOC相對于確定FPGA的物理實現(xiàn)下載到FPGA開發(fā)驗證板的FPGA中，并進(jìn)行調(diào)試。此外，目前還推出了多種FPGA開發(fā)驗證平臺，F(xiàn)PGA開發(fā)驗證平臺中有多個大型FPGA，規(guī)模很大，應(yīng)用領(lǐng)域也更廣，其設(shè)計思想與前面的描述相同。
這種單板結(jié)構(gòu)是目前FPGA開發(fā)驗證板的主流，但它具有一定的局限性。首先，目前SOC的規(guī)模越來越大，復(fù)雜度不斷提高，這就需要一片極大的FPGA，這樣，硬件電路板也比較大，整體造價非常高。其次，這樣價格高昂的FPGA開發(fā)驗證板通常用于SOC驗證，而應(yīng)用于CPU IP驗證卻沒有必要。再次，單一FPGA開發(fā)驗證板的結(jié)構(gòu)本身就具有不容易改動的缺陷，當(dāng)SOC設(shè)計需增加某些接口，而FPGA開發(fā)驗證板上卻沒有相應(yīng)的外設(shè)，甚至SOC的設(shè)計方向有所變化，都有可能導(dǎo)致高價設(shè)計制造的FPGA開發(fā)驗證板必須整個重新設(shè)計。
除了單板結(jié)構(gòu)，母板+子板的結(jié)構(gòu)在IP驗證中也有應(yīng)用。顧名思義，母板+子板的結(jié)構(gòu)具有兩塊開發(fā)驗證板，每塊開發(fā)驗證板上均有一片F(xiàn)PGA，子板上的FPGA用于放置IP邏輯，母板上的FPGA用于放置其他邏輯，子、母板之間通過接口連接。這種結(jié)構(gòu)相對比較靈活，但是目前此設(shè)計主要面向IP的開發(fā)驗證，如驗證CPU IP。CPU IP邏輯放置于子板的FPGA上，其他可滿足CPU運行的最小邏輯(包括ROM、RAM、接口和串口等)置于母板的FPGA上。系統(tǒng)啟動后，通過增強聯(lián)合測試行動小組(EJTAG，Enhanced Joint Test ActionGroup)接口、串口等對CPU進(jìn)行調(diào)試。兩片F(xiàn)PGA的連接采用相應(yīng)CPU總線或是自定義總線，而非SOC系統(tǒng)總線，如高級微處理器總線架構(gòu)(AMBA，Advanced Microcontroller Bus Architecture)總線，使得系統(tǒng)運行速度低。這種情況下，由于連接兩片F(xiàn)PGA的總線結(jié)構(gòu)與SOC系統(tǒng)總線不同，因此，并不能真正實現(xiàn)SOC驗證。
綜上所述，現(xiàn)有技術(shù)提供的方案無法在SOC中同時提供有效的SOC驗證和IP驗證。


發(fā)明內(nèi)容
有鑒于此，本發(fā)明的主要目的在于提供一種實現(xiàn)硬件級驗證的方法及裝置，同時有效地實現(xiàn)SOC驗證和IP驗證。
為達(dá)到上述目的，本發(fā)明的技術(shù)方案是這樣實現(xiàn)的 一種實現(xiàn)硬件級驗證的裝置，包括基本開發(fā)驗證板和擴展開發(fā)驗證板，二者通過高級微處理器總線架構(gòu)AMBA總線相連，其中，基本開發(fā)驗證板通過增強聯(lián)合測試行動小組EJTAG接口讀寫CPU寄存器，執(zhí)行CPU IP驗證；基本開發(fā)驗證板與擴展開發(fā)驗證板通過AMBA總線執(zhí)行CPU IP驗證及片上系統(tǒng)SOC驗證。
其中，所述基本開發(fā)驗證板包括CPU IP、EJTAG接口、以及CPU IP所需要的時鐘發(fā)生器和邏輯分析儀接口，所述CPU IP為CPU IP驗證時的待驗證CPU IP或SOC驗證時的SOC的主控模塊；所述EJTAG接口用于提供讀寫CPU寄存器的接口；所述時鐘發(fā)生器能夠選擇不同時鐘頻率進(jìn)行輸出；所述邏輯分析儀接口用于對接口信號進(jìn)行分析。
其中，所述擴展開發(fā)驗證板至少包括用于實現(xiàn)SOC功能模塊的現(xiàn)場可編程門陣列FPGA、外部接口電路和時鐘發(fā)生器。
其中，所述擴展開發(fā)驗證板上的FPGA進(jìn)一步包括AMBA總線結(jié)構(gòu)和同步動態(tài)隨機存取存儲器SDRAM接口。
所述擴展開發(fā)驗證板上的FPGA進(jìn)一步包括閃存接口、或通用異步收發(fā)報機UART串口、或以上二者的組合。
其中，所述基本開發(fā)驗證板使用處理器IP的硬核，則所述擴展開發(fā)驗證板只有一片F(xiàn)PGA。
其中，所述基本開發(fā)驗證板不使用處理器IP的硬核，則所述基本開發(fā)驗證板和擴展開發(fā)驗證板各包含一片F(xiàn)PGA。
一種實現(xiàn)硬件級驗證的方法，包含基本開發(fā)驗證板通過AMBA總線與擴展開發(fā)驗證板相連；基本開發(fā)驗證板通過EJTAG接口讀寫CPU寄存器，執(zhí)行CPU IP驗證；基本開發(fā)驗證板與擴展開發(fā)驗證板通過AMBA總線執(zhí)行CPU IP驗證片上系統(tǒng)SOC驗證。
其中，所述執(zhí)行CPU IP驗證，包括基本開發(fā)驗證板的CPU通過擴展接口的相關(guān)AMBA總線接口信號線訪問總線，并執(zhí)行命令。
其中，所述命令來自FLASH或ROM中存儲的BIOS，或來自RAM中運行的程序。
根據(jù)本發(fā)明提供的方案，首先，基本開發(fā)驗證板+擴展開發(fā)驗證板的結(jié)構(gòu)既可方便地實現(xiàn)SOC的設(shè)計開發(fā)與功能驗證，也可完成IP特別是CPU IP的開發(fā)驗證工作；事實上，基本開發(fā)驗證板單獨使用即可實現(xiàn)一定的IP驗證功能。其次，能夠降低成本，由于FPGA的價格隨容量增大不僅僅是線性增長，使用兩片較小的FPGA成本遠(yuǎn)遠(yuǎn)低于使用一片大型FPGA，如果基本開發(fā)驗證板采用CPU IP硬核芯片，替代FPGA，可在批量生產(chǎn)時更進(jìn)一步降低成本。再次，由于采用基本開發(fā)驗證板+擴展開發(fā)驗證板的結(jié)構(gòu)，系統(tǒng)的修正、擴展變得容易，使得實現(xiàn)靈活方便。對基本開發(fā)驗證板而言，放置CPU IP內(nèi)核的方式可以是FPGA形式，也可是硬核芯片形式，由于對外接口完全一致，替換時無需對基本開發(fā)驗證板進(jìn)行大的改動。對擴展開發(fā)驗證板而言，可針對不同應(yīng)用需要，做成不同的擴展開發(fā)驗證板，只要是基于AMBA結(jié)構(gòu)的SOC設(shè)計即可，均可與基本開發(fā)驗證板對接，此時基本開發(fā)驗證板不需任何改動，而擴展開發(fā)驗證板的改動相對單一開發(fā)板結(jié)構(gòu)來說也明顯要小。這實際上擴大了這個FPGA開發(fā)驗證系統(tǒng)的應(yīng)用范圍，使其更具通用性。



圖1為基于AMBA總線的SOC基本結(jié)構(gòu)示意圖； 圖2為本發(fā)明中實現(xiàn)SOC驗證和IP驗證的裝置結(jié)構(gòu)示意圖； 圖3為本發(fā)明中實現(xiàn)SOC驗證和IP驗證的信號關(guān)系示意圖； 圖4為本發(fā)明中基本開發(fā)驗證板結(jié)構(gòu)示意圖； 圖5為本發(fā)明中擴展開發(fā)驗證板結(jié)構(gòu)示意圖。

具體實施例方式 由于目前SOC設(shè)計所采用的片上總線主要為AMBA總線，因此本發(fā)明中以基于AMBA設(shè)計的SOC為例，對本發(fā)明的具體實現(xiàn)進(jìn)行詳細(xì)說明。一個基于AMBA總線的SOC基本結(jié)構(gòu)如圖1所示，所有模塊均為SOC上的邏輯，CPUIP及部分高速接口通過AMBA總線的高級高速執(zhí)行總線(AHB，AdvancedHigh-performance Bus)相連接，其他低速接口連接到AMBA總線的高級外設(shè)總線(APB，Advanced Peripheral Bus)，并通過APB橋與AHB總線相連接。
圖2為本發(fā)明中實現(xiàn)SOC驗證和IP驗證的裝置結(jié)構(gòu)示意圖，如圖2所示，該裝置采用基本開發(fā)驗證板+擴展開發(fā)驗證板的結(jié)構(gòu)。其中，基本開發(fā)驗證板中放置圖1中所示的CPU IP內(nèi)核，該CPU內(nèi)核包括主控AHB(AHB Master)接口，其他所有可能的模塊均在擴展開發(fā)驗證板上實現(xiàn)。這樣，兩個開發(fā)驗證板之間的連接信號是固定的，需要其他信號較少，即只需一組AHB總線接口信號互連。按照實現(xiàn)SOC的復(fù)雜程度可以在擴展開發(fā)驗證板上增加相應(yīng)的功能，而基本開發(fā)驗證板則保持不變，并且使用FPGA來實現(xiàn)處理器IP或者使用硬核來實現(xiàn)處理器IP都可以共用相同的擴展開發(fā)驗證板，基本開發(fā)驗證板與擴展開發(fā)驗證板之間的信號連接不變。從降低成本的角度考慮，基本開發(fā)驗證板如果使用處理器IP的硬核，則擴展開發(fā)驗證板上只需一片F(xiàn)PGA即可實現(xiàn)其他功能模塊；如果不使用處理器IP的硬核，則基本開發(fā)驗證板和擴展開發(fā)驗證板各需要一片F(xiàn)PGA，其中，基本開發(fā)驗證板上用于實現(xiàn)處理器IP的FPGA無需很大容量，僅能夠容下CPU IP的資源即可。
圖3為本發(fā)明中實現(xiàn)SOC驗證和IP驗證的信號關(guān)系示意圖，如圖3所示，CPU IP驗證主要是針對基本開發(fā)驗證板進(jìn)行的，外圍IP的驗證可在擴展開發(fā)驗證板上完成。針對基本開發(fā)驗證板只能進(jìn)行一些簡單的CPU IP驗證，主要是CPU IP內(nèi)部通用寄存器和控制寄存器的讀寫，這是基本測試，證明CPU IP上電正常啟動。進(jìn)行CPU IP驗證時，基本開發(fā)驗證板可通過EJTAG接口讀寫CPU寄存器，如通過TCK、TMS、TDI、TDO、TRST等信號進(jìn)行CPU寄存器的讀寫。如果需要完成更多的功能，則需要在擴展開發(fā)驗證板上實現(xiàn)AMBA總線結(jié)構(gòu)以及閃存(Flash)接口、同步動態(tài)隨機存取存儲器(SDRAM，SynchronousDynamic Random Access Memory)接口和通用異步收發(fā)報機(UART，UniversalAsynchronous Receiver/Transmitter)串口等邏輯，即實現(xiàn)了一個可使CPU系統(tǒng)運行的最小系統(tǒng)，實際上就是一個小的SOC。基本開發(fā)驗證板與擴展開發(fā)驗證板通過AHB總線對擴展開發(fā)驗證板執(zhí)行CPU IP驗證及SOC驗證。基本開發(fā)驗證板上僅是完成對CPU IP的基本測試，而更多深入的測試、驗證需要連同擴展開發(fā)驗證板一起完成。是否需要完成更多的功能首先要看擴展開發(fā)驗證板上(除FPGA之外)有何種物理模塊，例如，F(xiàn)PGA外部有以太網(wǎng)物理芯片，可以在FPGA內(nèi)部開發(fā)以太網(wǎng)MAC控制器；又如，F(xiàn)PGA外部有SDRAM芯片，可以在FPGA內(nèi)部開發(fā)SDRAM控制器對SDRAM訪存進(jìn)行控制。這里并不需要實現(xiàn)AMBA總線的全部功能，例如，由于只有CPU一個主設(shè)備(master)，因此，就不需要AMBA總線的總線仲裁；由于沒有低速設(shè)備，因此，也不需實現(xiàn)高速總線到低速總線的橋接。Flash中存儲有啟動系統(tǒng)的基本輸入輸出系統(tǒng)(BIOS，Basic Input/Output System)，BIOS中的命令逐條讀取至AHB總線，基本開發(fā)驗證板的CPU通過擴展接口(EX IF)的相關(guān)主控AHB(AHB master)接口信號線訪問總線，并執(zhí)行命令，該命令可能來自FLASH/ROM中存儲的BIOS，也可能來自在RAM中運行的程序等等。命令可以是非常簡單的CPU初始化程序、一種算法的實現(xiàn)、復(fù)雜的Cache操作等等，即任何能夠?qū)PU進(jìn)行驗證的程序。軟件調(diào)試可通過EJTAG接口完成EJTAG信號連至宿主機(PC機)，宿主機上的CPU IP軟件集成開發(fā)環(huán)境(IDE)可通過EJTAG讀寫基本開發(fā)驗證板的CPU寄存器，或通過擴展開發(fā)驗證板讀寫Flash、RAM等。應(yīng)用軟件下載至RAM上執(zhí)行，事實上BIOS本身也可由宿主機下載到RAM上，這種情況下就不需要Flash了。除了訪問寄存器、RAM和Flash，IDE具有圖形化、集成化用戶界面的特點，可方便進(jìn)行代碼編輯、組織、工程管理等；IDE還支持高級語言和匯編語言單步跟蹤、斷點跟蹤調(diào)試等，可輔助基本開發(fā)驗證板的在線調(diào)試。UART的實現(xiàn)是替代EJTAG的另一可選的調(diào)試手段。進(jìn)行SOC驗證時，與以上描述的過程類似，只不過根據(jù)不同SOC設(shè)計，擴展開發(fā)驗證板的邏輯內(nèi)容要相對豐富得多，BIOS需加載相應(yīng)模塊的驅(qū)動。調(diào)試手段仍是基本開發(fā)驗證板提供硬件環(huán)境，IDE實現(xiàn)對CPU寄存器訪問、內(nèi)存訪問，軟件的下載以及實現(xiàn)軟件調(diào)試(單步、設(shè)斷點等等)。SOC驗證需要基本開發(fā)驗證板和擴展開發(fā)驗證板聯(lián)合完成，只是針對不同的應(yīng)用領(lǐng)域，擴展開發(fā)驗證板可以不同。SOC驗證的具體實現(xiàn)與CPU IP驗證類似，區(qū)別是CPU IP驗證更重針對CPU的測試，應(yīng)用程序可以很復(fù)雜，主要是看CPU IP對程序的執(zhí)行情況，如處理時間、CPU資源占用情況等；而SOC驗證一方面要驗證包括CPU IP在內(nèi)的各模塊運行情況以及模塊間的聯(lián)系情況，這就要求驗證程序包含對各模塊的初始化，CPU對外圍模塊的驅(qū)動，另一方面仍要運行應(yīng)用程序，驗證CPU IP對程序的執(zhí)行情況、整個SOC(在FPGA內(nèi)實現(xiàn))的運行情況。
基本開發(fā)驗證板上僅僅包含實現(xiàn)處理器IP的最小資源，如圖4所示，基本開發(fā)驗證板包括CPU IP、EJTAG接口、以及CPU IP所需要的時鐘發(fā)生器和邏輯分析儀接口等。其中，CPU IP為CPU IP驗證時的待驗證CPU IP或SOC驗證時的SOC的主控模塊；EJTAG接口用于提供讀寫CPU寄存器的接口；時鐘發(fā)生器能夠選擇不同時鐘頻率進(jìn)行輸出；邏輯分析儀接口用于對接口信號進(jìn)行分析。如果CPU IP采用FPGA形式實現(xiàn)，則根據(jù)實際情況大約工作在20～50MHz的頻率；如果CPU IP使用硬核形式實現(xiàn)，則頻率可達(dá)100MHz、甚至200MHz，視板級接口可承受的頻率更定，目前的高速接口可適應(yīng)200MHz的頻率。采用不同形式的CPU IP，基本開發(fā)驗證板結(jié)構(gòu)不變。時鐘發(fā)生器用來進(jìn)行頻率選擇，可以通過時鐘發(fā)生器配置CPU IP的內(nèi)外頻，同時提供到擴展開發(fā)驗證板上時鐘。時鐘發(fā)生器可以利用自身電路的晶振來實現(xiàn)，也可以從外部輸入，或者接收來自擴展開發(fā)驗證板的時鐘信號。CPU IP的中斷信號連接到擴展開發(fā)驗證板上，在擴展開發(fā)驗證板上實現(xiàn)中斷控制器。在基本開發(fā)驗證板上保留EJTAG接口，利用CPU IP的EJTAG調(diào)試功能進(jìn)行系統(tǒng)調(diào)試，這也使得基本開發(fā)驗證板可獨立使用，進(jìn)行一定的調(diào)試工作，針對基本開發(fā)驗證板進(jìn)行一些簡單的CPU IP驗證，主要是CPU IP內(nèi)部通用寄存器和控制寄存器的讀寫，這是基本測試，證明CPU IP上電正常啟動。邏輯分析儀接口(Logic Monitor IF)用于對接口信號進(jìn)行監(jiān)控、分析?；鹃_發(fā)驗證板還包含F(xiàn)PGA的下載接口、用于存儲下載數(shù)據(jù)的EEPROM。實際應(yīng)用中，可以直接將數(shù)據(jù)(需要在FPGA實現(xiàn)的邏輯)下載到FPGA，但掉電后數(shù)據(jù)不保存；也可以將數(shù)據(jù)固化保存到EEPROM，這樣，每次上電后，EEPROM中的數(shù)據(jù)可導(dǎo)入FPGA?；鹃_發(fā)驗證板的供電電源需要擴展開發(fā)驗證板來提供。擴展接口(EX IF)用來連接基本開發(fā)驗證板與擴展開發(fā)驗證板，二者之間的連線非常簡單，主要是三種信號110根左右的AHB總線master信號，即CPU IP的AHB Master接口連接到擴展開發(fā)驗證板上的AHB的總線結(jié)構(gòu)；CPU IP的中斷、復(fù)位等信號，時鐘和電源連接等；擴展連線，比如將協(xié)處理器接口連接至擴展開發(fā)驗證板，或者其他用戶邏輯信號。
擴展開發(fā)驗證板包含了除CPU IP以外的所有邏輯功能電路，如圖5所示，包括用于實現(xiàn)SOC功能模塊的FPGA(包括實現(xiàn)AHB和APB的總線結(jié)構(gòu))、外部接口電路、時鐘發(fā)生器等，用戶根據(jù)設(shè)計驗證需要，可以自行設(shè)計擴展開發(fā)驗證板，增加需要的功能。AHB、APB總線結(jié)構(gòu)及SOC功能模塊在FPGA內(nèi)實現(xiàn)。SDRAM、多媒體數(shù)字信號編解碼器、以太網(wǎng)PHY、USB PHY、UART為外部物理模塊，F(xiàn)PGA中實現(xiàn)的邏輯電路用于控制這些外部模塊。擴展開發(fā)驗證板上的一片F(xiàn)PGA存放AMBA系統(tǒng)(包括AHB和APB)以及所有用戶邏輯模塊。擴展開發(fā)驗證板的擴展接口是基本開發(fā)驗證板信號的連接端，接入FPGA。FPGA其他外部I/O全部作為用戶I/O使用，根據(jù)FPGA中的實現(xiàn)邏輯，比如SDRAM、PCI、Audio、MAC、USB等，擴展開發(fā)驗證板上帶有這些邏輯接口的外部電路。擴展開發(fā)驗證板帶有FLASH、BootROM、SRAM、SDRAM等基本存儲部件。FPGA內(nèi)部實現(xiàn)APB系統(tǒng)的中斷控制器和GPIO，擴展開發(fā)驗證板上有按鍵中斷源，輸入到FPGA的中斷控制器，中斷控制器輸出信號通過擴展接口連至基本開發(fā)驗證板，撥線開關(guān)(DIP)用來向GPIO輸入信號，LED用來顯示GPIO信號。通過手工撥動DIP來置“1”或置“0”，對基于FPGA實現(xiàn)的SOC系統(tǒng)進(jìn)行復(fù)位，也可能是一些基本的I/O檢測，通過DIP向GPIO輸入某些信號，相應(yīng)地，可觀測LED顯示是否與預(yù)計一致。擴展開發(fā)驗證板上有時鐘產(chǎn)生器和復(fù)位信號產(chǎn)生，可以通過用戶I/O(User I/O)使用來自基本開發(fā)驗證板的信號，也可以把相應(yīng)信號傳給基本開發(fā)驗證板。擴展開發(fā)驗證板的電源除了自身供電外，還要給基本開發(fā)驗證板供電。另外，擴展開發(fā)驗證板也同樣具有邏輯分析儀接口，可根據(jù)需要對部分甚至所有用戶的I/O信號進(jìn)行監(jiān)控、分析。
以上所述，僅為本發(fā)明的較佳實施例而已，并非用于限定本發(fā)明的保護(hù)范圍。
權(quán)利要求
1、一種實現(xiàn)硬件級驗證的裝置，其特征在于，該裝置包括基本開發(fā)驗證板和擴展開發(fā)驗證板，二者通過高級微處理器總線架構(gòu)AMBA總線相連，其中，
基本開發(fā)驗證板通過增強聯(lián)合測試行動小組EJTAG接口讀寫CPU寄存器，執(zhí)行CPU IP驗證；
基本開發(fā)驗證板與擴展開發(fā)驗證板通過AMBA總線執(zhí)行CPU IP驗證及片上系統(tǒng)SOC驗證。
2、根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述基本開發(fā)驗證板包括CPU IP、EJTAG接口、以及CPU IP所需要的時鐘發(fā)生器和邏輯分析儀接口，其中，
所述CPU IP為CPU IP驗證時的待驗證CPU IP或SOC驗證時的SOC的主控模塊；
所述EJTAG接口用于提供讀寫CPU寄存器的接口；
所述時鐘發(fā)生器能夠選擇不同時鐘頻率進(jìn)行輸出；
所述邏輯分析儀接口用于對接口信號進(jìn)行分析。
3、根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述擴展開發(fā)驗證板至少包括用于實現(xiàn)SOC功能模塊的現(xiàn)場可編程門陣列FPGA、外部接口電路和時鐘發(fā)生器。
4、根據(jù)權(quán)利要求3所述的裝置，其特征在于，所述擴展開發(fā)驗證板上的FPGA包括AMBA總線結(jié)構(gòu)和同步動態(tài)隨機存取存儲器SDRAM接口。
5、根據(jù)權(quán)利要求4所述的裝置，其特征在于，所述擴展開發(fā)驗證板上的FPGA進(jìn)一步包括閃存接口、或通用異步收發(fā)報機UART串口、或二者的組合。
6、根據(jù)權(quán)利要求1至5任一所述的裝置，其特征在于，所述基本開發(fā)驗證板使用處理器IP的硬核，則所述擴展開發(fā)驗證板只有一片F(xiàn)PGA。
7、根據(jù)權(quán)利要求1至5任一所述的裝置，其特征在于，所述基本開發(fā)驗證板不使用處理器IP的硬核，則所述基本開發(fā)驗證板和擴展開發(fā)驗證板各包含一片F(xiàn)PGA。
8、一種實現(xiàn)硬件級驗證的方法，其特征在于，該方法包含
基本開發(fā)驗證板通過AMBA總線與擴展開發(fā)驗證板相連；
基本開發(fā)驗證板通過EJTAG接口讀寫CPU寄存器，執(zhí)行CPU IP驗證；
基本開發(fā)驗證板與擴展開發(fā)驗證板通過AMBA總線執(zhí)行CPU IP驗證及片上系統(tǒng)SOC驗證。
9、根據(jù)權(quán)利要求8所述的方法，其特征在于，所述執(zhí)行CPU IP驗證，包括基本開發(fā)驗證板的CPU通過擴展接口的相關(guān)AMBA總線接口信號線訪問總線，并執(zhí)行命令。
10、根據(jù)權(quán)利要求9所述的方法，其特征在于，所述命令來自FLASH或ROM中存儲的BIOS，或來自RAM中運行的程序。
全文摘要
本發(fā)明公開了一種實現(xiàn)硬件級驗證的方法及裝置。基本開發(fā)驗證板和擴展開發(fā)驗證板，二者通過高級微處理器總線架構(gòu)AMBA總線相連，基本開發(fā)驗證板通過增強聯(lián)合測試行動小組EJTAG接口讀寫CPU寄存器，執(zhí)行CPU IP驗證；基本開發(fā)驗證板與擴展開發(fā)驗證板通過AMBA總線執(zhí)行CPU IP驗證及片上系統(tǒng)SOC驗證。首先，基本開發(fā)驗證板+擴展開發(fā)驗證板的結(jié)構(gòu)既可方便地實現(xiàn)SOC的設(shè)計開發(fā)與功能驗證，也可完成IP特別是CPU IP的開發(fā)驗證工作；其次，能夠降低成本；再次，系統(tǒng)的修正、擴展變得容易，使得實現(xiàn)靈活方便。
文檔編號G06F11/36GK101354674SQ20071011958
公開日2009年1月28日 申請日期2007年7月26日 優(yōu)先權(quán)日2007年7月26日
發(fā)明者榮 樊 申請人:北京神州龍芯集成電路設(shè)計有限公司