專利名稱：串行接口設(shè)備和圖像形成裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有多個輸入總線寬度的串行接口設(shè)備，并涉及使用這種串行接口設(shè)備的圖像形成裝置。
背景技術(shù)：
在諸如數(shù)碼照相機(jī)、數(shù)碼攝影機(jī)或掃描儀之類的圖像形成裝置中，由圖像傳感器模塊所獲得的圖像信號(象素信號)典型地并行輸入設(shè)置在圖像傳感器模塊附近的串行接口設(shè)備，然后在其中經(jīng)過預(yù)定的圖像處理。然后，僅將這樣所獲得的處理結(jié)果串行輸出到中央處理單元(下面稱為“CPU”)。
此外，作為上述圖像傳感器模塊，近來提出了使用具有不同輸出總線寬度的不同輸出格式(例如YUV輸出格式和RAW輸出格式)的圖像傳感器模塊。這是由于追求具有不同輸入總線寬度以便支持不同輸出格式的高度通用串行接口設(shè)備。
圖4是示出了傳統(tǒng)串行接口設(shè)備的示例的方框圖。在該示例中，假設(shè)輸入8比特或12比特的圖像信號DATA。
在該傳統(tǒng)串行接口設(shè)備中，以如下方式執(zhí)行向線路存儲塊102寫入圖像信號DATA，即根據(jù)第一時鐘信號PCLK，一次并行地以8比特或12比特來寫入圖像信號DATA。
另一方面，由線路存儲讀取塊103以如下方式執(zhí)行圖像信號DATA的讀取，即與所存儲的圖像信號DATA是包括8比特還是包括12比特?zé)o關(guān)，根據(jù)第二時鐘信號FCLK，一次并行地以8比特來讀取圖像信號DATA。
結(jié)果，在8比特圖像信號DATA存儲在線路存儲塊102中的情況下，在第二時鐘信號FCLK的每個脈沖處依次進(jìn)行讀取。然而，在存儲了12比特圖像信號DATA的情況下，讀取執(zhí)行如下。例如，在第二時鐘信號FCLK的第一脈沖處讀取第一圖像信號DATA的低八位(7:0)，然后在第二時鐘信號FCLK的第二脈沖處共同讀取第一圖像信號DATA的高四位(11:8)和第二圖像信號DATA的低四位(3:0)，然后在第二時鐘信號FCLK的第三脈沖處讀取第二圖像信號DATA的高八位(11:4)。
上述第二時鐘信號FCLK是通過由PLL(鎖相環(huán))電路106將第一時鐘信號PCLK乘以因子8然后由分頻電路107將其頻率除以8而獲得的時鐘信號。即，第二時鐘信號FCLK與第一時鐘信號PCLK基本相同。
另一方面，在并行/串行轉(zhuǎn)換塊104(下面稱為“P/S塊104”)中，將線路存儲讀取塊103所讀取的8比特并行數(shù)據(jù)PDATA轉(zhuǎn)換為1比特串行數(shù)據(jù)SDATA。此時，P/S塊104根據(jù)通過將第一時鐘信號PCLK乘以因子8而獲得的第三時鐘信號PLLCLK，來執(zhí)行這種轉(zhuǎn)換。
從上述說明中可理解到，該傳統(tǒng)串行接口設(shè)備使用線路存儲塊102來暫時存儲圖像信號DATA，以便在保持PLL電路106的乘法因子的同時處理12比特的輸入，其中PLL電路106根據(jù)第一時鐘信號PCLK而產(chǎn)生驅(qū)動P/S塊104所需的第三時鐘信號PLLCLK，該乘法因子在數(shù)值(即8)上適用于8比特的輸入。
圖5是示出了傳統(tǒng)串行接口設(shè)備的另一示例的方框圖。同樣在該示例中，假設(shè)輸入8比特或12比特的圖像信號DATA。
該傳統(tǒng)串行接口設(shè)備包括用于處理8比特輸入的第一電路組，包括P/S塊204a(8比特數(shù)據(jù)→1比特數(shù)據(jù))、PLL電路206a(乘以因子8)、和分頻電路207a(頻率除以8)；以及用于處理12比特輸入的第二電路組，包括P/S塊204b(12比特數(shù)據(jù)→1比特數(shù)據(jù))、PLL電路206b(乘以因子12)、和分頻電路207b(頻率除以12)，其中第一電路組和第二電路組并聯(lián)。利用這種配置，該傳統(tǒng)串行接口設(shè)備通過根據(jù)輸入的圖像信號DATA是包括8比特還是包括12比特，利用開關(guān)208至211改變信號線路結(jié)構(gòu)，來選擇性地使用兩個電路組之一。
與所述內(nèi)容相關(guān)的其它傳統(tǒng)技術(shù)的一些示例可參見JP-A-2000-324285(下面稱為“專利文獻(xiàn)1”)和JP-A-H10-289032(下面稱為“專利文獻(xiàn)2”)。
當(dāng)然，利用圖4和5所示的串行接口設(shè)備，可以將輸入的圖像信號DATA轉(zhuǎn)換為1比特串行數(shù)據(jù)SDATA，而與其比特數(shù)無關(guān)，然后將其發(fā)送到下一級的設(shè)備。
然而，圖4所示的串行接口設(shè)備具有以下缺點(diǎn)。在該串行接口設(shè)備中，P/S塊104的并行/串行轉(zhuǎn)換所需的第三時鐘信號PLLCLK總是通過將第一時鐘信號PCLK乘以因子8而產(chǎn)生的，并且相應(yīng)地，線路存儲讀取塊103的讀取所需的第二時鐘信號FCLK的頻率總是與第一時鐘信號PCLK相同。
只要輸入的圖像信號DATA是8比特的，這就不會產(chǎn)生特殊問題。然而，如果輸入的圖像信號DATA是12比特的，則由于在第一時鐘信號PCLK的每個脈沖處不能夠完成串行轉(zhuǎn)換，所以必須使用占據(jù)較大布置面積的線路存儲塊102，來存儲輸入圖像信號DATA尚未轉(zhuǎn)換的部分。
此外，如果輸入的圖像信號DATA是12比特的，則圖4所示的串行接口設(shè)備需要1.5倍輸入周期(X)的串行輸出周期(1.5X)。結(jié)果，在將該串行接口設(shè)備應(yīng)用于上述圖像形成裝置的情況下，如圖6所示，必須將圖像信號DATA的空白周期T(禁止輸入的周期)設(shè)置為長于必需的周期，以避免連續(xù)串行數(shù)據(jù)SDATA的輸出周期之間的交迭。這阻礙了圖像信號DATA的高速傳輸。
另一方面，圖5所示的串行接口設(shè)備并不具有上述缺點(diǎn)。然而，該串行接口設(shè)備需要不同電路組(具體地，即高速工作的不同P/S塊)來分別處理8比特輸入和12比特輸入。這導(dǎo)致設(shè)備規(guī)模非常大且成本非常高。
專利文獻(xiàn)1中公開的傳統(tǒng)技術(shù)僅涉及在發(fā)送和接收側(cè)怎樣改變具有PLL電路的LVDS系統(tǒng)中信息量的傳輸速率，因此與本發(fā)明完全不同。
同樣地，專利文獻(xiàn)2中公開的傳統(tǒng)技術(shù)僅涉及怎樣通過將基準(zhǔn)時鐘信號的頻率與輸入時鐘信號的頻率相比較來自動地檢查乘法因子的設(shè)置，因此與本發(fā)明完全不同。

發(fā)明內(nèi)容
考慮到上述傳統(tǒng)技術(shù)所具有的問題，本發(fā)明的目的是提供一種串行接口設(shè)備和使用這種串行接口設(shè)備的圖像形成裝置，該串行接口設(shè)備可靈活地處理具有不同總線寬度的并行輸入，而不會極大地增加設(shè)備的規(guī)模和成本。
為了實(shí)現(xiàn)上述目的，根據(jù)本發(fā)明的一個方面，串行接口設(shè)備具有FIFO部分，根據(jù)第一時鐘信號，向該FIFO部分寫入m比特或n比特(m＜n)并行數(shù)據(jù)；FIFO讀取器，用于根據(jù)第二時鐘信號，每次以m比特來讀取寫入FIFO部分的并行數(shù)據(jù)；并行/串行轉(zhuǎn)換器，用于根據(jù)第三時鐘信號，將FIFO讀取器所讀取的m比特并行數(shù)據(jù)轉(zhuǎn)換為1比特串行數(shù)據(jù)；PLL電路，用于通過將第一時鐘信號乘以因子m或n，來產(chǎn)生第三時鐘信號；以及分頻電路，用于通過將第三時鐘信號的頻率除以m，來產(chǎn)生第二時鐘信號。這里，控制PLL電路的乘法因子，使之根據(jù)寫入FIFO部分的并行數(shù)據(jù)的比特數(shù)而改變。
從下面參考附圖對優(yōu)選實(shí)施例的詳細(xì)說明中，本發(fā)明的其它特征、元件、步驟、優(yōu)點(diǎn)和特性將顯而易見。


圖1是示出了根據(jù)本發(fā)明的圖像形成裝置的實(shí)施例的方框圖；圖2A是示出了在輸入8比特數(shù)據(jù)時執(zhí)行的向FIFO塊22的寫入的圖；圖2B是示出了在輸入8比特數(shù)據(jù)時執(zhí)行的從FIFO塊22的讀取的圖；圖3A是示出了在輸入12比特數(shù)據(jù)時執(zhí)行的向FIFO塊22的寫入的圖；圖3B是示出了在輸入12比特數(shù)據(jù)時執(zhí)行的從FIFO塊22的讀取的圖；圖4是示出了傳統(tǒng)串行接口設(shè)備的示例的方框圖；圖5是示出了另一傳統(tǒng)串行接口設(shè)備的示例的方框圖；以及圖6是示出了在用于8比特輸入的電路還用于12比特輸入時出現(xiàn)的問題的圖。
具體實(shí)施例方式
圖1是示出了根據(jù)本發(fā)明的圖像形成裝置的實(shí)施例的方框圖?？蓱?yīng)用本發(fā)明的圖像形成裝置的一些示例包括數(shù)碼照相機(jī)和數(shù)碼攝像機(jī)(例如，包括具有攝像功能的PDA(個人數(shù)字/數(shù)據(jù)助理)和便攜式電話終端)以及掃描儀。
如圖1所示，本實(shí)施例的圖像形成裝置包括圖像傳感器模塊1、高速串行接口設(shè)備2(下面稱為“串行I/F”2)和中央處理單元3(下面稱為“CPU”3)。
圖像傳感器模塊1通過使用CCD(電荷耦合器件)圖像傳感器或CMOS(互補(bǔ)金屬氧化物半導(dǎo)體)圖像傳感器，將從對象獲得的光學(xué)信號轉(zhuǎn)換為電信號，從而產(chǎn)生遵循其輸出格式的圖像信號DATA。要注意，本實(shí)施例的圖像傳感器模塊1可從YUV輸出格式(Y/色差分量輸出格式)和RAW輸出格式中選擇其輸出格式。
上述YUV輸出格式是其中每個象素的顏色由以下三段信息表示的輸出格式亮度信號(Y)、亮度信號和藍(lán)色分量之差(U)和亮度信號與紅色分量之差(V)。當(dāng)將YUV輸出格式選擇作為圖像傳感器模塊1的輸出格式時，典型地，將8比特圖像信號DATA并行地發(fā)送到串行I/F 2。
另一方面，上述RAW輸出格式是直接輸出不經(jīng)過圖像傳感器模塊1中的信號處理的原始數(shù)據(jù)的輸出格式，即直接輸出通過對從諸如CCD圖像傳感器或CMOS圖像傳感器之類的成像元件獲得的電信號進(jìn)行簡單地數(shù)字化而獲得的數(shù)據(jù)的輸出格式。當(dāng)將RAW輸出格式選擇作為圖像傳感器模塊1的輸出格式時，典型地，將12比特圖像信號DATA并行地發(fā)送到串行I/F 2。
除了上述圖像信號DATA之外，圖像傳感器模塊1向串行I/F 2饋送幀同步信號(垂直同步信號VS和水平同步信號HS)和第一時鐘信號PCLK。
串行I/F 2設(shè)置在圖像傳感器模塊1附近。串行I/F 2對從圖像傳感器模塊1并行輸入的圖像信號DATA執(zhí)行高速圖像處理，然后僅將處理結(jié)果作為低壓差分串行信號(C+、C-、D+或D-)發(fā)送到CPU3。這種差分輸出類型的串行I/F 2的使用不僅有助于減小噪聲和寄生發(fā)射，還有助于減少從圖像傳感器模塊1到CPU 3的信號傳輸路徑的數(shù)目，這可以增加系統(tǒng)布局的靈活性。
CPU 3接收從串行I/F 2輸入的低壓差分串行信號，并控制顯示和記錄處理。CPU 3還根據(jù)例如用戶的操作，切換圖像傳感器模塊1的輸出格式。此外，CPU 3根據(jù)圖像傳感器模塊1的輸出格式，改變構(gòu)成串行I/F 2的PLL(鎖相環(huán))電路26的乘法因子。稍后將給出其詳細(xì)說明。
接下來，更具體地描述串行I/F 2的內(nèi)部配置。
如圖1所示，本實(shí)施例的串行I/F 2包括攝影塊21、FIFO(先入先出)塊22、FIFO讀取塊23、并行/串行轉(zhuǎn)換塊24(下面稱為“P/S(并行/串行)塊24”)、LVDS(低壓差分信號)驅(qū)動塊25、PLL電路26和分頻電路27。
攝影塊21用作圖像處理裝置，其根據(jù)第一時鐘信號PCLK，對從圖像傳感器模塊1并行輸入的圖像信號DATA執(zhí)行預(yù)定圖像處理，然后將產(chǎn)生的信號寫入FIFO塊22。上述圖像處理的示例包括切割幀的所需部分的修整以及幀同步信號VS和HS的極性匹配。
FIFO塊22用作暫存裝置，攝影塊21根據(jù)第一時鐘信號PCLK，向其寫入要執(zhí)行圖像處理的8比特或12比特的圖像信號DATA。
FIFO讀取塊23根據(jù)第二時鐘信號FCLK，每次以8比特來讀取寫入FIFO塊22的圖像信號DATA。稍后將詳細(xì)描述FIFO讀取塊23怎樣具體執(zhí)行讀取。
P/S塊24根據(jù)第三時鐘信號PLLCLK(＝SCLK)，將FIFO讀取塊23所讀取的8比特并行數(shù)據(jù)PDATA轉(zhuǎn)換為1比特串行數(shù)據(jù)SDATA。
LVDS驅(qū)動塊25根據(jù)第三時鐘信號SCLK(＝PLLCK)，將P/S塊24所產(chǎn)生的串行數(shù)據(jù)SDATA轉(zhuǎn)換為低壓差分串行信號(C+、C-、D+或D-)，然后將所產(chǎn)生的信號發(fā)送到CPU 3。
PLL電路26將第一時鐘信號PCLK乘以因子8或12，以產(chǎn)生第三時鐘信號PLLCLK(＝SCLK)?？刂瞥朔ㄒ蜃?，使之根據(jù)寫入FIFO塊22的圖像信號DATA的比特數(shù)(即圖像傳感器模塊1的輸出格式)，基于來自CPU 3的指令而改變。
現(xiàn)在，根據(jù)本實(shí)施例來給出更詳細(xì)的說明。在圖像傳感器模塊1的輸出格式1被設(shè)置為YUV輸出格式且將8比特圖像信號DATA輸入串行I/F 2的情況下，PLL電路26的乘法因子設(shè)置為適用于8比特輸入的值(即8)。另一方面，在圖像傳感器模塊1的輸出格式被設(shè)置為RAW輸出格式且將12比特圖像信號DATA輸入串行I/F 2的情況下，PLL電路26的乘法因子設(shè)置為適用于12比特輸入的值(即12)。
分頻電路27通過將第三時鐘信號PLLCLK(＝SCLK)的頻率除以8，來產(chǎn)生第二時鐘信號FCLK。即，在將8比特圖像信號DATA輸入串行I/F 2的情況下，這樣產(chǎn)生的第二時鐘信號FCLK與第一時鐘信號PCLK基本相同。另一方面，在將12比特圖像信號DATA輸入串行I/F 2的情況下，這樣產(chǎn)生的第二時鐘信號FCLK的頻率是第一時鐘信號PCLK的頻率的1.5倍。
接下來，詳細(xì)描述如上所述配置的串行I/F 2的操作。
首先，參考圖2A和2B，詳細(xì)描述在輸入8比特數(shù)據(jù)時執(zhí)行的從FIFO塊22的讀取和向FIFO塊22的寫入。
圖2A是示出了在輸入8比特數(shù)據(jù)時執(zhí)行的向FIFO塊22的寫入的圖，而圖2B是示出了在輸入8比特數(shù)據(jù)時執(zhí)行的從FIFO塊22的讀取的圖。
在從圖像傳感器模塊1輸入8比特圖像信號DATA的情況下，如圖2A所示，以如下方式執(zhí)行向FIFO塊22的寫入，即在第一時鐘信號PCLK的每個脈沖處，將8比特圖像信號DATA(7:0)依次寫入FIFO塊22。
另一方面，如圖2B所示，以如下方式執(zhí)行從FIFO塊22的讀取，即在第二時鐘信號FCLK的每個脈沖處，整體讀取寫入FIFO塊22的8比特圖像信號DATA(7:0)作為8比特并行數(shù)據(jù)PDATA。
在P/S塊24中，根據(jù)通過將第一時鐘信號PCLK乘以因子8而獲得的第三時鐘信號PLLCLK，將8比特并行數(shù)據(jù)PDATA轉(zhuǎn)換為1比特串行數(shù)據(jù)SDATA。
接下來，參考圖3A和3B，詳細(xì)描述在輸入12比特數(shù)據(jù)時執(zhí)行的從FIFO塊22的讀取和向FIFO塊22的寫入。
圖3A是示出了在輸入12比特數(shù)據(jù)時向FIFO塊22寫入的圖，而圖3B是示出了在輸入12比特數(shù)據(jù)時從FIFO塊22讀取的圖。
在從圖像傳感器模塊1輸入12比特圖像信號DATA的情況下，如圖3A所示，以如下方式執(zhí)行向FIFO塊22的寫入，即在第一時鐘信號PCLK的每個脈沖處，將12比特圖像信號DATA(11:0)依次寫入FIFO塊22。
另一方面，如圖3B所示，以如下方式執(zhí)行從FIFO塊22的讀取，即在第二時鐘信號FCLK的每個脈沖處，每次以8比特讀取寫入FIFO塊22的圖像信號DATA(11:0)，作為8比特并行數(shù)據(jù)PDATA。
現(xiàn)在，根據(jù)本實(shí)施例來給出詳細(xì)說明。在第二時鐘信號FCLK的第一脈沖處，讀取第一圖像信號DATA的低八位D1(7:0)，在第二時鐘信號FCLK的第二脈沖處，讀取第二圖像信號DATA的低八位D2(7:0)，然后在第二時鐘信號FCLK的第三脈沖處，共同讀取第一圖像信號DATA的高四位D1(11:8)和第二圖像信號DATA的高四位D2(11:8)。
這里，在第二時鐘信號FCLK的頻率總是與第一時鐘信號PCLK相同的傳統(tǒng)配置(參見圖4，早先已進(jìn)行了說明)中，必須使用線路存儲塊來存儲圖像信號DATA。相反地，在本實(shí)施例的串行I/F 2中，由于在輸入12比特數(shù)據(jù)時PLL電路26的乘法因子從8改變?yōu)?2，所以如圖3B所示，第二時鐘信號FCLK的頻率是第一時鐘信號PCLK的頻率的1.5倍。結(jié)果，在FIFO讀取塊23中，與兩個象素相對應(yīng)的兩個12比特圖像信號DATA被分為3個8比特并行數(shù)據(jù)PDATA，因此沒有延遲地執(zhí)行讀取。這消除了對使用上述線路存儲塊的需求。
在P/S塊24中，根據(jù)通過將第一時鐘信號PCLK乘以因子12而獲得的第三時鐘信號PLLCLK，將8比特并行數(shù)據(jù)PDATA轉(zhuǎn)換為1比特串行數(shù)據(jù)SDATA。
如上所述，本實(shí)施例的串行I/F 2是高速串行接口設(shè)備，具有FIFO塊22，根據(jù)第一時鐘信號PCLK，向其寫入8比特或12比特圖像信號DATA；FIFO讀取塊23，用于根據(jù)第二時鐘信號FCLK，每次以8比特讀取寫入FIFO塊22的圖像信號DATA；P/S塊24，用于根據(jù)第三時鐘信號PLLCLK，將FIFO讀取塊23所讀取的8比特并行數(shù)據(jù)PDATA轉(zhuǎn)換為1比特串行數(shù)據(jù)SDATA；PLL電路26，用于通過將第一時鐘信號PCLK乘以因子8或12，來產(chǎn)生第三時鐘信號PLLCLK；以及分頻電路27，用于通過將第三時鐘信號PLCLK的頻率除以8，來產(chǎn)生第二時鐘信號FCLK?？刂芇LL電路26的乘法因子，使之根據(jù)寫入FIFO塊22的圖像信號DATA的比特數(shù)而改變。
利用根據(jù)輸入總線寬度來控制PLL電路26的乘法因子以便使傳輸協(xié)議保持為恒定總線寬度的上述配置，不必設(shè)置高速工作的、每個用于不同輸入總線寬度之一的多個P/S塊24，并且不必使用占據(jù)較大布置面積的線路存儲器。這可以靈活地處理具有不同總線寬度的并行輸入，而不會極大地增加設(shè)備的規(guī)模和成本。此外，無需線路存儲器消除了對輸入空白周期的限制，早先參考圖6對此已經(jīng)進(jìn)行了描述。
上述實(shí)施例涉及將本發(fā)明應(yīng)用于并入圖像形成裝置的串行接口設(shè)備的示例。然而，這絕不意味著限制本發(fā)明的應(yīng)用；本發(fā)明可廣泛應(yīng)用于用于任意其它目的的串行接口設(shè)備。
可以以不同于上面具體描述的任意其它方式來實(shí)現(xiàn)本發(fā)明，所做出的任意修改或改變在本發(fā)明的精神之內(nèi)。
例如，上述實(shí)施例涉及將8比特或12比特并行數(shù)據(jù)輸入串行接口設(shè)備的示例。然而，這絕不意味著限制本發(fā)明的應(yīng)用；在設(shè)計階段，可將輸入總線寬度改變?yōu)槿我饨o定的寬度。此外，上述輸入總線寬度的可選數(shù)目并不局限于2；還可以采用從三個或更多個選項中選擇適當(dāng)輸入總線寬度的配置。
例如，在輸入m比特、n比特或x比特(m＜n＜x)圖像信號DATA的情況下，可采用如下配置。配置FIFO讀取塊23、P/S塊24和分頻電路27，使之適用于m比特的輸入，與上述實(shí)施例相同，并且PLL電路26配置為可從因子m、n和x中適當(dāng)?shù)剡x擇乘法因子。
本發(fā)明提供了以下優(yōu)點(diǎn)其有助于實(shí)現(xiàn)串行接口設(shè)備和使用這種串行接口設(shè)備的圖像形成裝置，該串行接口設(shè)備能夠靈活地處理具有不同總線寬度的并行輸入，而不會極大地增加設(shè)備的規(guī)模和成本。
關(guān)于工業(yè)實(shí)用性，本發(fā)明在實(shí)現(xiàn)具有不同輸入總線寬度的串行接口設(shè)備的小型化和成本降低方面有用。例如，本發(fā)明適用于并入諸如數(shù)碼照相機(jī)、數(shù)碼攝像機(jī)或掃描儀之類的圖像形成裝置的串行接口設(shè)備。
盡管參考優(yōu)選實(shí)施例描述了本發(fā)明，對于本領(lǐng)域的技術(shù)人員顯而易見的是，可以多種方式修改所公開的發(fā)明，并且可設(shè)想出除了上述具體給出的實(shí)施例之外的多個實(shí)施例。因此，所附權(quán)利要求意欲覆蓋落入本發(fā)明的真實(shí)精神和范圍內(nèi)的本發(fā)明的所有修改。
權(quán)利要求
1.一種串行接口設(shè)備，包括FIFO部分，根據(jù)第一時鐘信號，向該FIFO部分寫入m比特或n比特(m＜n)并行數(shù)據(jù)；FIFO讀取器，用于根據(jù)第二時鐘信號，每次以m比特來讀取寫入所述FIFO部分的并行數(shù)據(jù)；并行/串行轉(zhuǎn)換器，用于根據(jù)第三時鐘信號，將所述FIFO讀取器所讀取的m比特并行數(shù)據(jù)轉(zhuǎn)換為1比特串行數(shù)據(jù)；PLL電路，用于通過將第一時鐘信號乘以因子m或n，來產(chǎn)生第三時鐘信號；以及分頻電路，用于通過將第三時鐘信號的頻率除以m，來產(chǎn)生第二時鐘信號，其中，控制所述PLL電路的乘法因子，使之根據(jù)寫入所述FIFO部分的并行數(shù)據(jù)的比特數(shù)而改變。
2.根據(jù)權(quán)利要求1所述的串行接口設(shè)備，還包括低壓差分傳輸驅(qū)動器，用于根據(jù)第三時鐘信號，將所述并行/串行轉(zhuǎn)換器所產(chǎn)生的串行數(shù)據(jù)轉(zhuǎn)換為低壓差分串行信號，然后將所產(chǎn)生的低壓差分串行信號發(fā)送到外部。
3.根據(jù)權(quán)利要求2所述的串行接口設(shè)備，還包括圖像處理器，用于根據(jù)第一時鐘信號，對從外部并行輸入的圖像信號執(zhí)行預(yù)定圖像處理，然后將所產(chǎn)生的信號寫入所述FIFO部分。
4.一種圖像形成裝置，包括圖像傳感器，用于產(chǎn)生圖像信號；串行接口設(shè)備，用于將從所述圖像傳感器并行輸入的圖像信號轉(zhuǎn)換為低壓差分串行信號；以及中央處理單元，從所述串行接口設(shè)備向其輸入低壓差分串行信號；其中，所述串行接口設(shè)備包括圖像處理器，用于根據(jù)第一時鐘信號，對從外部并行輸入的m比特或n比特(m＜n)圖像信號執(zhí)行預(yù)定圖像處理；FIFO部分，根據(jù)第一時鐘信號，向該FIFO部分寫入由所述圖像處理器進(jìn)行過圖像處理的m比特或n比特并行數(shù)據(jù)；FIFO讀取器，用于根據(jù)第二時鐘信號，每次以m比特來讀取寫入所述FIFO部分的并行數(shù)據(jù)；并行/串行轉(zhuǎn)換器，用于根據(jù)第三時鐘信號，將所述FIFO讀取器所讀取的m比特并行數(shù)據(jù)轉(zhuǎn)換為1比特串行數(shù)據(jù)；PLL電路，用于通過將第一時鐘信號乘以因子m或n，來產(chǎn)生第三時鐘信號；分頻電路，用于通過將第三時鐘信號的頻率除以m，來產(chǎn)生第二時鐘信號；以及低壓差分傳輸驅(qū)動器，用于將所述并行/串行轉(zhuǎn)換器所產(chǎn)生的串行數(shù)據(jù)轉(zhuǎn)換為低壓差分串行信號，然后將所產(chǎn)生的低壓差分串行信號發(fā)送到外部，其中，控制所述PLL電路的乘法因子，使之根據(jù)寫入所述FIFO部分的并行數(shù)據(jù)的比特數(shù)而改變。
5.根據(jù)權(quán)利要求4所述的圖像形成裝置，其中所述中央處理單元根據(jù)所述圖像傳感器的輸出格式，改變構(gòu)成所述串行接口設(shè)備的所述PLL電路的乘法因子。
全文摘要
串行I/F具有FIFO部分，根據(jù)PCLK向其寫入m比特或n比特(m＜n)并行數(shù)據(jù)；FIFO讀取器，用于根據(jù)FCLK，每次以m比特來讀取寫入FIFO部分的并行數(shù)據(jù)；并行/串行轉(zhuǎn)換器，用于根據(jù)PLLCLK，將FIFO讀取器所讀取的m比特并行數(shù)據(jù)轉(zhuǎn)換為1比特串行數(shù)據(jù)；PLL電路，用于通過將PCLK乘以因子m或n，來產(chǎn)生PLLCLK；以及分頻電路，用于通過將PLLCLK的頻率除以m，來產(chǎn)生FCLK。這里，控制PLL電路的乘法因子，使之根據(jù)寫入FIFO部分的并行數(shù)據(jù)的比特數(shù)而改變。這可以靈活地處理具有不同總線寬度的并行輸入，而不會極大地增加設(shè)備的規(guī)模和成本。
文檔編號G06F13/38GK101079939SQ20071010349
公開日2007年11月28日 申請日期2007年5月18日 優(yōu)先權(quán)日2006年5月23日
發(fā)明者村田達(dá)彥, 藤原正勇, 山本智樹, 松崎剛 申請人:羅姆股份有限公司