專利名稱：：計算機系統(tǒng)重置裝置的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種重置裝置，特別涉及一種計算機系統(tǒng)重置裝置。
背景技術(shù)：
：在計算機系統(tǒng)中，一般都設(shè)有用來重置系統(tǒng)硬件的硬件重置信號產(chǎn)生裝置。當(dāng)系統(tǒng)運行異常發(fā)生死機的時候，只要按下計算機面板上相應(yīng)的重置開關(guān)，所述硬件重置信號產(chǎn)生裝置便會產(chǎn)生一硬件重置信號，使計算機系統(tǒng)重新啟動并恢復(fù)正常。圖l為傳統(tǒng)的硬件重置信號產(chǎn)生裝置。所述硬件重置信號產(chǎn)生裝置包括一由一電阻R1、一二極管D1、一電容Cl及一3.3V輸入電壓Vcc組成的硬件重置信號產(chǎn)生電路100，和一重置開關(guān)S1。所述二極管D1與所述電阻R1并聯(lián)后再與所述電容C1串聯(lián)于所述輸入電壓Vcc與地之間。所述重置開關(guān)S1的一端與所述電阻R1和所述電容C1之間的一節(jié)點相連接，所述重置開關(guān)Sl的另一端接地。當(dāng)重置開關(guān)S1被按下時，硬件重置信號產(chǎn)生電路100的輸出端RESETn產(chǎn)生低電平的硬件重置信號，所述硬件重置信號被提供給中央處理器、北橋以及網(wǎng)絡(luò)芯片等硬件，使這些硬件重置。計算機系統(tǒng)中包含許多系統(tǒng)參數(shù)，如進入系統(tǒng)的密碼、IP(InternetProtocol)地址等，用戶在使用過程中經(jīng)常會修改這些參數(shù)的默認(rèn)值，若以后用戶忘記修改后的參數(shù)值而無法運行計算機系統(tǒng)，用戶又需要恢復(fù)這些參數(shù)的默認(rèn)值。在這種情況下，按下重置開關(guān)S1重新啟動計算機，只能使中央處理器、北橋以及網(wǎng)絡(luò)芯片等硬件重置，并不能使計算機系統(tǒng)參數(shù)恢復(fù)到默認(rèn)值。
發(fā)明內(nèi)容鑒于以上，有必要提供一種可以使計算機系統(tǒng)參數(shù)恢復(fù)到默認(rèn)值的計算機系統(tǒng)重置裝置一種計算機系統(tǒng)重置裝置，包括一硬件重置信號產(chǎn)生電路、一重置開關(guān)、一中央處理器、一計時電路和一閂鎖電路。所述重置開關(guān)閉合時所述硬件重置信號產(chǎn)生電路的一輸出端輸出一硬件重置信號給所述中央處理器，使所述中央處理器執(zhí)行硬件重置。所述計時電路的一輸入端與所述硬件重置信號產(chǎn)生電路的輸出端相連，所述計時電路設(shè)定一計時時間，當(dāng)所述重置開關(guān)的閉合時間達到所述計時時間時，所述計時電路的一輸出端輸出一控制信號。所述閂鎖電路的一第一輸入端和一輸出端與所述中央處理器相連，一第二輸入端與所述計時電路的輸出端相連。所述閂鎖電路在所述重置開關(guān)從閉合至斷開后閂鎖所述控制信號并將所述控制信號提供給所述中央處理器，所述中央處理器根據(jù)所述控制信號控制計算機系統(tǒng)參數(shù)恢復(fù)到默認(rèn)值后發(fā)出一清除信號給所述閂鎖電路，以清除所述閂鎖電路輸出的所述控制信號。相較于傳統(tǒng)技術(shù)，用戶需要恢復(fù)計算機系統(tǒng)參數(shù)的默認(rèn)值時，只要使所述重置開關(guān)的閉合時間達到所述計時時間，所述計時電路產(chǎn)生的控制信號就會被所述閂鎖電路閂鎖并提供給所述中央處理器，所述中央處理器從而根據(jù)所述控制信號控制計算機系統(tǒng)參數(shù)恢復(fù)到默認(rèn)值圖1是傳統(tǒng)的硬件重置信號產(chǎn)生裝置的電路圖。圖2是本發(fā)明計算機系統(tǒng)重置裝置的較佳實施方式的電路圖。具體實施例方式請參閱圖2，本發(fā)明計算機系統(tǒng)重置裝置的較佳實施方式包括一硬件重置信號產(chǎn)生電路10、一重置開關(guān)SIO、一中央處理器20、一計時電路30和一閂鎖電路40。用戶按下所述重置開關(guān)S10(閉合)時，所述硬件重置信號產(chǎn)生電路10的輸出端RESETn輸出低電平的硬件重置信號，用戶松開所述重置開關(guān)S10(斷開)后，所述硬件重置信號產(chǎn)生電路10的輸出端RESETn輸出高電平信號。所述硬件重置信號產(chǎn)生電路10的輸出端RESETn與所述中央處理器20的重置引腳ResetPin相連。所述計時電路30包括一可編程振蕩計時器U1、電阻R2、R3和電容C2。所述電阻R2、電容C2和電阻R3依次串聯(lián)在所述可編程振蕩計時器U1的引腳1與引腳3之間。所述可編程振蕩計時器U1的引腳2與所述電容C2和電阻R3之間的節(jié)點相連，引腳4、ll懸空，引腳5、7、9、IO接地，引腳12、13、14與一電源Vcc相連，引腳6與所述硬件重置信號產(chǎn)生電路10的輸出端RESETn相連。所述閂鎖電路40包括一第一或非門電路U2A和一第二或非門電路U2B。所述第一或非門電路U2A的輸入端al作為所述閂鎖電路40的第一輸入端R，所述第一或非門電路U2A的輸入端bl與所述第二或非門電路U2B的輸出端c2相連，所述第一或非門電路U2A的輸出端cl作為所述閂鎖電路40的輸出端Q與所述第二或非門電路U2B的輸入端a2相連，所述第二或非門電路U2B的輸入端b2作為所述閂鎖電路40的第二輸入端S。所述閂鎖電路40的第一輸入端R與所述中央處理器20的一通用輸入輸出口GPI01相連，第二輸入端S與所述可編程振蕩計時器U1的引腳8相連，輸出端Q與所述中央處理器20的一通用輸入輸出口GPI02相連。表1為所述閂鎖電路40的真值表，其中"1"表示高電平信號，"0"表示低電平信號。表l<table>complextableseeoriginaldocumentpage6</column></row><table>下面結(jié)合本發(fā)明計算機系統(tǒng)重置裝置的較佳實施方式的工作原理。利用所述計時電路30設(shè)定一計時時間T，當(dāng)所述可編程振蕩計時器U1的引腳6輸入持續(xù)時間大于或等于所述計時時間T的低電平信號，即用戶按下所述重置開關(guān)S10的時間大于或等于所述計時時間T時，所述可編程振蕩計時器U1的引腳8輸出高電平信號；當(dāng)所述可編程振蕩計時器U1的引腳6輸入持續(xù)時間小于所述計時時間T的低電平信號，即用戶按下所述重置開關(guān)S10的時間小于所述計時時間T時或用戶松開所述重置開關(guān)S10后，所述可編程振蕩計時器U1的引腳8輸出低電平信號。所述計算機系統(tǒng)開機后，所述硬件重置信號產(chǎn)生電路10的輸出端RESETn輸出高電平信號，所述可編程振蕩計時器U1的引腳8輸出低電平信號給所述閂鎖電路40的第二輸入端S，所述中央處理器20發(fā)出低電平信號給所述閂鎖電路40的第一輸入端R，根據(jù)所述閂鎖電路40的真值表，此時所述閂鎖電路40的輸出端Q輸出低電平信號。若所述計算機系統(tǒng)需要進行硬件重置時，按下所述重置開關(guān)S10(按下時間小于計時時間T)，所述硬件重置信號產(chǎn)生電路10的輸出端RESETn輸出低電平信號，所述計算機系統(tǒng)根據(jù)所述中央處理器20的重置引腳ResetPin輸入的低電平信號執(zhí)行傳統(tǒng)的硬件重置。所述閂鎖電路40的第二輸入端S依然輸入低電平信號，輸出端Q保持輸出低電平信號，故計算機系統(tǒng)參數(shù)不會恢復(fù)到默認(rèn)值。此后所述中央處理器20通過其內(nèi)置固件發(fā)出高電平信號給所述閂鎖電路40的第一輸入端R，使所述閂鎖電路40的輸出端Q輸出低電平信號。接著所述中央處理器20又通過其內(nèi)置固件發(fā)出低電平信號給所述閂鎖電路40的第一輸入端R，使所述閂鎖電路40的輸出端Q保持輸出低電平信號。若所述計算機系統(tǒng)需要進行硬件重置并使計算機系統(tǒng)參數(shù)恢復(fù)到默認(rèn)值時，按下所述重置開關(guān)S10(按下時間大于或等于計時時間T)，所述硬件重置信號產(chǎn)生電路10的輸出端RESETn輸出低電平信號，所述閂鎖電路40的第二輸入端S輸入高電平信號，根據(jù)所述閂鎖電路40的真值表，此時所述閂鎖電路40的輸出端Q輸出高電平信號給所述中央處理器20的通用輸入輸出口GPI02。所述計算機系統(tǒng)根據(jù)所述中央處理器20的重置引腳ResetPin輸入低電平信號而執(zhí)行傳統(tǒng)的硬件重置。用戶松開所述重置開關(guān)S10(斷開)后，所述硬件重置信號產(chǎn)生電路IO的輸出端RESETn輸出高電平信號，所述閂鎖電路40的第二輸入端S輸入低電平信號，根據(jù)所述閂鎖電路40的真值表，此時所述閂鎖電路40的輸出端Q保持輸出高電平信號給所述中央處理器20的通用輸入輸出口GPI02，所述中央處理器20根據(jù)其通用輸入輸出口GPI02輸入的高電平信號控制計算機系統(tǒng)參數(shù)恢復(fù)到默認(rèn)值。此后所述中央處理器20通過其內(nèi)置固件發(fā)出高電平的清除信號給所述閂鎖電路40的第一輸入端R，使所述閂鎖電路40的輸出端Q輸出低電平信號。接著所述中央處理器20又通過其內(nèi)置固件發(fā)出低電平信號給所述閂鎖電路40的第一輸入端R，使所述閂鎖電路40的輸出端Q保持輸出低電平信號。綜上所述，在所述計算機系統(tǒng)開機后，按下所述重置開關(guān)S10的時間小于計時時間T時，所述計算機系統(tǒng)進行硬件重置，按下所述重置開關(guān)S10的時間達到計時時間T時，所述計算機系統(tǒng)進行硬件重置并且計算機系統(tǒng)參數(shù)恢復(fù)到默認(rèn)值。權(quán)利要求1.一種計算機系統(tǒng)重置裝置，包括一硬件重置信號產(chǎn)生電路、一重置開關(guān)和一中央處理器，所述重置開關(guān)閉合時所述硬件重置信號產(chǎn)生電路的一輸出端輸出一硬件重置信號給所述中央處理器，使所述中央處理器執(zhí)行硬件重置，其特征在于，所述計算機系統(tǒng)重置裝置還包括一計時電路，其一輸入端與所述硬件重置信號產(chǎn)生電路的輸出端相連，所述計時電路設(shè)定一計時時間，當(dāng)所述重置開關(guān)的閉合時間達到所述計時時間時，所述計時電路的一輸出端輸出一控制信號；及一閂鎖電路，其一第一輸入端和一輸出端與所述中央處理器相連，其一第二輸入端與所述計時電路的輸出端相連，所述閂鎖電路在所述重置開關(guān)從閉合至斷開后閂鎖所述控制信號并將所述控制信號提供給所述中央處理器，所述中央處理器根據(jù)所述控制信號控制計算機系統(tǒng)參數(shù)恢復(fù)到默認(rèn)值后發(fā)出一清除信號給所述閂鎖電路，以清除所述閂鎖電路輸出的所述控制信號。2.如權(quán)利要求l所述的計算機系統(tǒng)重置裝置，其特征在于，所述計時電路包括一可編程振蕩計時器、一第一電阻、一第二電阻和一電容，所述第一電阻、電容和第二電阻依次串聯(lián)在所述可編程振蕩計時器的一第一引腳與一第三引腳之間，所述可編程振蕩計時器的一第二引腳與所述電容和所述第二電阻之間的節(jié)點相連。3.如權(quán)利要求l所述的計算機系統(tǒng)重置裝置，其特征在于，所述閂鎖電路包括一第一或非門電路和一第二或非門電路，所述第一或非門電路的一輸入端與所述第二或非門電路的一輸出端相連，所述第一或非門電路的另一輸入端作為所述閂鎖電路的第一輸入端，所述第一或非門電路的一輸出端作為所述閂鎖電路的輸出端，所述第二或非門電路的一輸入端與所述第一或非門電路的輸出端相連，所述第二或非門電路的另一輸入端作為所述閂鎖電路的第二輸入端。4.如權(quán)利要求l所述的計算機系統(tǒng)重置裝置，其特征在于，所述中央處理器包括一重置引腳和兩通用輸入輸出口，所述重置引腳和兩通用輸入輸出口分別與所述硬件重置信號產(chǎn)生電路的輸出端、所述閂鎖電路的第二輸入端和所述閂鎖電路的輸出端相連全文摘要一種計算機系統(tǒng)重置裝置，包括一硬件重置信號產(chǎn)生電路、一重置開關(guān)、一中央處理器、一計時電路和一閂鎖電路。所述計時電路的一輸入端與所述硬件重置信號產(chǎn)生電路的一輸出端相連，所述計時電路設(shè)定一計時時間，當(dāng)所述重置開關(guān)的閉合時間達到所述計時時間時，所述計時電路的一輸出端輸出一控制信號。所述閂鎖電路的一第一輸入端和一輸出端與所述中央處理器相連，一第二輸入端與所述計時電路的輸出端相連。所述閂鎖電路在所述重置開關(guān)從閉合至斷開后閂鎖所述控制信號并將所述控制信號提供給所述中央處理器，所述中央處理器根據(jù)所述控制信號控制計算機系統(tǒng)參數(shù)恢復(fù)到默認(rèn)值后發(fā)出一清除信號給所述閂鎖電路，以清除所述閂鎖電路輸出的所述控制信號。文檔編號G06F1/24GK101206516SQ20061020133公開日2008年6月25日申請日期2006年12月19日優(yōu)先權(quán)日2006年12月19日發(fā)明者謝明志申請人:鴻富錦精密工業(yè)(深圳)有限公司;鴻海精密工業(yè)股份有限公司