專利名稱：一種基于fpga的高速任意波形發(fā)生器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種波形發(fā)生器，特指是一種基于FPGA的高速任意波形發(fā)生器。
背景技術(shù)：
基于DDS(Direct Digital Synthesis)技術(shù)的任意波形發(fā)生器用高速存儲器作為查找表，通過高速DAC合成出存儲在存儲器內(nèi)的波形。所以它不僅能產(chǎn)生正弦、余弦、方波、三角波和鋸齒波等常見波形，而且還可以利用各種編輯手段，產(chǎn)生傳統(tǒng)函數(shù)發(fā)生器所不能產(chǎn)生的真正意義上的任意波形。
雖然DDS系統(tǒng)的結(jié)構(gòu)有很多種，但其基本的電路原理可用圖1表示。
DDS技術(shù)是建立在采樣定理的基礎(chǔ)上的，它首先對需要產(chǎn)生的波形進行采樣，將采樣值數(shù)字化后存入存儲器作為查找表，然后再通過查表將數(shù)據(jù)讀出，經(jīng)過DAC轉(zhuǎn)換器轉(zhuǎn)換成模擬量，把存入的波形重新合成出來。
圖1中的頻率字(FSW-Frequency Setting Word)實際就是相位增量值(二進制編碼)，作為相位累加器的累加值。相位累加器在每一個參考時鐘脈沖輸入時，把頻率字累加一次，其輸出相應(yīng)地增加一個步長的相位增量。由于相位累加器的輸出連接在波形存儲器的地址線上，因此其輸出的改變就相當于進行查表。這樣就可把存儲在波形存儲器內(nèi)的波形抽樣值經(jīng)查找表查出。波形存儲器的輸出送到DAC轉(zhuǎn)換器，經(jīng)DAC轉(zhuǎn)換器轉(zhuǎn)換成模擬量后輸出。
在系統(tǒng)時鐘脈沖的作用下，相位累加器不停地累加，也即不停地查表，把波形數(shù)據(jù)送到DAC轉(zhuǎn)換器轉(zhuǎn)換成模擬量輸出，從而把波形重新合成出來。一般在DAC后還會添加模擬濾波器，通過模擬濾波器則進一步平滑DAC轉(zhuǎn)換器輸出的近似正弦波的鋸齒階梯波，同時衰減不必要的雜散信號。
由于相位累加器字長的限制，相位累加器累加到一定值后，其輸出將會溢出，這樣波形存儲器的地址就會循環(huán)一次，即意味著輸出波形循環(huán)一周。故改變頻率字即相位增量，就可以改變相位累加器的溢出時間，在時鐘頻率不變的條件下就可以改變輸出頻率。
例1，假設(shè)在波形存儲器內(nèi)存儲了1024個波形數(shù)據(jù)，系統(tǒng)的時鐘頻率為1.024MHz，相位累加器的位寬N為10，頻率字(FSW)的值D為1。在時鐘脈沖的作用下，相位累加器累加1024個時鐘周期后溢出，即經(jīng)過1024個系統(tǒng)時鐘周期，輸出波形循環(huán)一周，系統(tǒng)的輸出頻率f0=1.024×1061024=1KHz]]>例2，若將D值改變?yōu)?，則相位累加器在512個系統(tǒng)時鐘周期后溢出，系統(tǒng)的輸出頻率就將變?yōu)閒0=1.024×106512=1KHz]]>
由此，我們可推出DDS系統(tǒng)的輸出頻率f0與系統(tǒng)時鐘頻率fs之間的關(guān)系為f0=D2Nfs]]>由上式可以看出，為了提高系統(tǒng)的輸出頻率f0就需要提高系統(tǒng)時鐘頻率fs。隨著科技的發(fā)展，DAC的工作頻率已經(jīng)可以超過1GHz。但是數(shù)字電路的工作頻率卻依然只能達到幾百MHz，也就是說數(shù)據(jù)相位生成電路和波形存儲器的工作頻率遠遠達不到DAC的工作頻率。如何更快的為DAC提供數(shù)據(jù)則成為提高整個系統(tǒng)時鐘頻率的關(guān)鍵。

發(fā)明內(nèi)容
本發(fā)明提供了一種基于FPGA的高速任意波形發(fā)生器，整個系統(tǒng)的工作時鐘可以達到1GHz以上。
為了實現(xiàn)提高整個系統(tǒng)的工作頻率，就需要提高數(shù)字電路的工作頻率。對于大多數(shù)利用FPGA來實現(xiàn)數(shù)字電路的DDS系統(tǒng)來說，F(xiàn)PGA的工作頻率最多也只能達到幾百MHz，這遠遠低于DAC的工作頻率，不能滿足要求。
本發(fā)明的關(guān)鍵就是采用特有的并行相位生成電路，可以在一個時鐘周期內(nèi)同時生成多個數(shù)據(jù)的相位，然后同時查表多個波形存儲器獲得多個數(shù)據(jù)。在傳統(tǒng)的DDS系統(tǒng)中，相位生成電路在第一個時鐘生成第一個數(shù)據(jù)相位，在第二個時鐘生成第二個數(shù)據(jù)相位。而本發(fā)明的并行相位生成電路不僅能夠在第一個時鐘內(nèi)將第一個數(shù)據(jù)相位生成，還可以預(yù)先將第二個、第三個、甚至第N個數(shù)據(jù)相位同時生成。這些在一個時鐘內(nèi)同時生成的數(shù)據(jù)相位，同時查表N個波形存儲器，則可以同時獲得N個數(shù)據(jù)。由于在一個時鐘內(nèi)可以獲得原來N個時鐘獲得的數(shù)據(jù)，所以數(shù)據(jù)相位生成電路和波形存儲器的工作頻率，可以降低為原來的N分之一，即FPGA的工作頻率可以降低N倍。也就是說通過并行的產(chǎn)生數(shù)據(jù)相位，在相同的FPAG工作頻率下，其提供的數(shù)據(jù)N倍其工作頻率，從而可以滿足DAC的工作頻率。
同時獲得N個數(shù)據(jù)后，利用FPGA的并串轉(zhuǎn)換電路，則可以將獲得的N個數(shù)據(jù)依次串行輸出到DAC。舉例來說，如果同時獲得4個數(shù)據(jù)，則并串轉(zhuǎn)換電路就以4倍頻的速率將數(shù)據(jù)依次串行輸出到DAC。由于FPGA的并串轉(zhuǎn)換電路現(xiàn)在已經(jīng)可以工作在1GHz以上，甚至更高，所以完全可以滿足DAC的工作頻率。
并行相位生成電路產(chǎn)生的數(shù)據(jù)相位個數(shù)N與FPGA的工作頻率、DAC的工作頻率關(guān)系如下數(shù)據(jù)相位個數(shù)N＝DAC的工作頻率/FPGA的工作頻率其中上式中FPGA的工作頻率是指FPGA內(nèi)部的工作頻率，即并行數(shù)據(jù)相位生成電路和波形存儲器的工作頻率。而FPGA的并串轉(zhuǎn)換電路的工作頻率則和DAC的工作頻率一致。
綜上所述，利用本發(fā)明的并行相位生成電路，完全可以使FPGA的內(nèi)部電路工作在200MHz以下，甚至更低。而FPGA的并串轉(zhuǎn)換電路和DAC則同時工作在1GHz以上。這樣就完全解決了DAC和FPGA工作頻率不匹配的問題。
同時本發(fā)明還具有插值電路，通過插值也可以進一步的降低FPGA的工作時鐘。在插值電路后，本發(fā)明還包括有數(shù)字濾波電路，通過由CPU配置相關(guān)的系數(shù)寄存器，可以靈活的改變?yōu)V波電路的截止頻率，進一步提高輸出信號的頻譜純度。


圖1為現(xiàn)有的DDS信號源結(jié)構(gòu)和輸出波形的示意圖。
圖2為本發(fā)明的結(jié)構(gòu)框圖。
圖3為并行數(shù)據(jù)相位生成電路和相應(yīng)波形存儲器的結(jié)構(gòu)示意圖。
具體實施例方式
本發(fā)明并不局限于下面所述或是圖示的結(jié)構(gòu)和實施細節(jié)，本發(fā)明還可以有其他的具體實施例。
圖2給出來了本發(fā)明的結(jié)構(gòu)框圖，包括CPU、FPGA和DAC等。其中CPU可以是ATMEL公司的AT91RM9200或是其他。而FPGA可以是altera公司的stratixII系列的FPGA，也可以是xilinx公司的FPGA，下面所述以altera公司的EP2S30為例。圖2中的DAC可以是美信公司的高速DAC，也可以是AD公司的DAC，如AD9736。
圖2中的CPU主要是用來配置FPGA中的頻率字、波形存儲器中的數(shù)據(jù)和數(shù)字濾波電路的參數(shù)等。通過修改FPGA中的頻率字寄存器，系統(tǒng)可以獲得任意頻率的輸出，而通過修改波形存儲器中的數(shù)據(jù)，系統(tǒng)則可以獲得任意波形的輸出。
圖2中的FPGA主要由并行數(shù)據(jù)相位生成電路、波形存儲器、插值電路、濾波電路和并串轉(zhuǎn)換電路等五部分組成。其中并行的數(shù)據(jù)相位生成電路需要并行多少路，由DAC的工作頻率和FPGA的工作頻率決定。一般而言，為了使FPGA可以工作在200MHz以下，并行的路數(shù)N大多可以取4～8路。
其中并行的數(shù)據(jù)相位生成電路結(jié)構(gòu)如圖3所示。第一路頻率字寄存器的值為D，第二路頻率字寄存器的值為第一路值的2倍即2D，第三路頻率字寄存器的值為第一路的3倍即3D，則第n路頻率字寄存器的值為第一路的n倍即nD。第一路相位生成電路的輸出，即相位寄存器的值為最后一路相位寄存器的值和第一路頻率字寄存器D的相加值，第二路相位生成電路的輸出為最后一路相位寄存器的值和第二路頻率字寄存器2D的相加值，依此類推。在最后一路，其輸出為本路頻率字寄存器的累加值。
圖3中的相位寄存器的輸出即作為波形數(shù)據(jù)存儲器的地址，當寄存器的輸出變化時，波形存儲器就會輸出相應(yīng)的數(shù)據(jù)。
在EP2S30中包含有144個4Kbit的嵌入式RAM塊，完全可以根據(jù)需要將其組合成4～8個波形存儲器。通過CPU則可以將任意波形的數(shù)據(jù)寫入這些波形存儲器，然后再查表將其中的數(shù)據(jù)讀出。
對于FPGA中的波形存儲器可以將其設(shè)計成為雙口RAM。這樣對于一個波形存儲器而言就會有兩路地址和數(shù)據(jù)輸出，從而可以同時將兩路數(shù)據(jù)相位寄存器作為地址，接在同一個波形存儲器，減少所用的RAM塊。
通過查表獲得的并行數(shù)據(jù)可以根據(jù)CPU的配置，被送入插值電路。通過插值則可以進一步的降低FPGA的工作頻率。插值后的數(shù)據(jù)可以根據(jù)CPU的配置，被送入濾波電路，對數(shù)據(jù)進行濾波，從而可以獲得更高的頻譜純度。
對于插值和濾波電路，可以根據(jù)需要由選擇器將其旁路，從而直接把并行數(shù)據(jù)送入到并串轉(zhuǎn)換電路，由并串轉(zhuǎn)換電路將數(shù)據(jù)依次串行輸出，送入DAC。
對于EP2S30而言，利用QUARTUS設(shè)計軟件中megafunction函數(shù)的ALTLVDS生成相應(yīng)的并串轉(zhuǎn)換電路，其最多可以將10路并行數(shù)據(jù)變?yōu)榇袛?shù)據(jù)依次輸出，最大的工作頻率則可以達到1.3GHz。
本發(fā)明的高速任意波形發(fā)生器，經(jīng)過實測其FPGA內(nèi)部電路的工作頻率為150MHz，并行的相位生成電路并行8路，DAC的工作頻率為1.2GHz，并且通過CPU改變波形存儲器中數(shù)據(jù)從而可以產(chǎn)生任意波形。
權(quán)利要求
1.一種基于FPGA的高速任意波形發(fā)生器，其特征在于包括CPU、并行的數(shù)據(jù)相位生成電路，波形存儲部分、插值與濾波電路、并串轉(zhuǎn)換電路和DAC等部分。其中并行的數(shù)據(jù)相位生成電路，可以同時生成多個數(shù)據(jù)的相位；由多個數(shù)據(jù)相位通過查表波形存儲器，可以同時獲得多個數(shù)據(jù)；插值和濾波電路，可以對輸出的數(shù)據(jù)進行插值和數(shù)字濾波；并串轉(zhuǎn)換電路可以將并行的多個數(shù)據(jù)串行依次輸出到DAC；DAC則將數(shù)據(jù)轉(zhuǎn)變成模擬信號。
2.根據(jù)權(quán)利要求1所述的基于FPGA的高速任意波形發(fā)生器，其特征在于并行的數(shù)據(jù)相位生成電路；所述的并行相位生成電路包含有多路相位生成電路，每路相位生成電路包括一個加法器和一個頻率字寄存器。其中第一路頻率字寄存器的值為D，第二路頻率字寄存器的值為2D，第三路頻率字寄存器的值為3D，則第n路頻率字寄存器的值為nD。第一路相位生成電路的輸出為最后一路相位和第一路頻率字寄存器D的相加值，第二路的輸出為最后一路相位和第二路頻率字寄存器2D的相加值，依此類推。在最后一路，其輸出為本路頻率字寄存器的累加值。
3.根據(jù)權(quán)利要求1所述的基于FPGA的高速任意波形發(fā)生器，其特征在于對應(yīng)于多個并行的數(shù)據(jù)相位生成電路存在多個波形數(shù)據(jù)存儲器。并行的數(shù)據(jù)相位生成電路所生成的每路數(shù)據(jù)相位，都可以通過查表波形數(shù)據(jù)存儲器獲得數(shù)據(jù)，從而在一個時鐘內(nèi)系統(tǒng)可以同時獲得多個數(shù)據(jù)。
4.根據(jù)權(quán)利要求1所述的基于FPGA的高速任意波形發(fā)生器，其特征在于利用FPGA具有的并串轉(zhuǎn)換電路將系統(tǒng)生成的多路數(shù)據(jù)串行的依次輸出到DAC。
全文摘要
本發(fā)明涉及一種基于FPGA的高速任意波形發(fā)生器，采用DDS技術(shù)，數(shù)據(jù)采樣率可以超過1GHz。該系統(tǒng)主要包括CPU、并行數(shù)據(jù)相位生成部分、波形存儲部分、插值與濾波部分、并串轉(zhuǎn)換電路和DAC等組成。其中并行數(shù)據(jù)相位生成采用并行處理，可以在一個時鐘內(nèi)同時生成多個數(shù)據(jù)的相位，獲得多個數(shù)據(jù)，然后再利用FPGA中的并串轉(zhuǎn)換電路將數(shù)據(jù)依次輸出到DAC，由DAC將數(shù)據(jù)轉(zhuǎn)換成模擬量。本發(fā)明由于采用并行的數(shù)據(jù)相位生成電路，在一個時鐘內(nèi)能同時生成多個數(shù)據(jù)，從而突破了FPGA工作頻率的限制，可以向DAC提供超過1GHz以上的數(shù)據(jù)采樣率。
文檔編號G06F1/02GK101017383SQ20061015445
公開日2007年8月15日 申請日期2006年11月1日 優(yōu)先權(quán)日2006年11月1日
發(fā)明者王文華 申請人:王文華