專利名稱：在集成電路測試中控制輸入/輸出時鐘的設(shè)備和方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于微處理器的測試，特別是有關(guān)于一種適用于測試期間控制集成電路的輸入/輸出的裝置與方法，其中待測電路是通過具有有限頻率的系統(tǒng)總線的測試設(shè)備以低于最佳核心時鐘的頻率操作待測電路。
背景技術(shù)：
大部分的集成電路測試器(特別是用以測試微處理器的裝置)是將待測電路插入用以仿真并監(jiān)視裝置的輸入/輸出信號的測試設(shè)備，以判斷待測電路是否正常運作。以微處理器為例，測試器產(chǎn)生并且監(jiān)視所有用以連接計算機系統(tǒng)中微處理器與其它元件的輸入/輸出信號。本領(lǐng)域技術(shù)人員皆了解現(xiàn)行微處理器可操作的核心頻率為傳統(tǒng)測試器所提供的總線時鐘頻率的好幾倍。再者，本領(lǐng)域技術(shù)人員皆了解現(xiàn)行的測試器是受限于產(chǎn)生并監(jiān)視連接至微處理器的信號的速度。例如，現(xiàn)行的系統(tǒng)總線(例如與x86兼容的微處理器中的前端總線)的操作速度為800百萬兆赫(MHz)，而現(xiàn)行廉價的測試器僅能提供400MHz至系統(tǒng)總線。測試器主要是以最大頻率測試集成電路或微處理器的核心電路而不是用來測試系統(tǒng)總線的輸入/輸出接口，系統(tǒng)總線的輸入/輸出接口可通過其它裝置執(zhí)行測試。
因此，當測試器產(chǎn)生50MHz的總線時鐘信號至待測微處理器時，待測電路應(yīng)當響應(yīng)100MHz的總線時鐘頻率，因此微處理器的設(shè)計規(guī)范為于測試期間致能以最大時鐘速度(全速)(full speed)操作其核心邏輯電路。在目前的系統(tǒng)中，達成上述方法的技術(shù)包括提供專門用于測試期間的時鐘頻率比值。為了說明，假設(shè)微處理器是設(shè)計用以接收具有最大時鐘比值為32的100MHz的總線時鐘信號，其中時鐘比值32用以與總線時鐘頻率相乘。高階的處理器是操作于3.2GHz。然而，由測試器所產(chǎn)生的50MHz的總線時鐘信號，使用時鐘比值為32可得到最大的核心時鐘速度為1.6GHz。因此，用以增加此實施例中微處理器核心速度的方法為增加時鐘比值至64，必須注意的是只有在測試期間才可致能64的時鐘比值。因此，當測試器提供50MHz的總線時鐘信號時，乘數(shù)64用以將內(nèi)部核心時鐘增加至3.2GHz。
傳統(tǒng)用以于測試期間增加裝置的核心時鐘頻率的方法在許多觀點上是有問題的。首先，提供更快的核心時鐘頻率會導致設(shè)計者利用裝置中被調(diào)整至接近理想狀態(tài)的范圍內(nèi)的邏輯元件以及電路。當裝置用以提供外部總線的時鐘頻率的整體倍數(shù)的內(nèi)部核心時鐘時，其使用鎖相回路(phase-lock loop，PLL)電路來提供介于內(nèi)部核心時鐘的范圍中的純核心時鐘。例如，將微處理器視為用以接收100MHz的總線時鐘并且產(chǎn)生32倍的核心時鐘。由于裝置使用特別的鎖相回路，因此可理想地操作于32倍的時鐘。本領(lǐng)域技術(shù)人員皆了解，現(xiàn)今大部分的PLL電路皆允許時鐘倍數(shù)增加超過這個值，如此一來可提供較高的核心時鐘頻率來響應(yīng)較低的頻率總線時鐘信號。然而，由于所產(chǎn)生的核心時鐘具有不好的成分(例如抖動量(jitter))，因此通過這樣的方法使用PLL電路是不好的。當敏感的內(nèi)部邏輯裝置產(chǎn)生抖動量時，由于在既定PLL的倍數(shù)不理想?yún)^(qū)域中所產(chǎn)生的核心時鐘降低，因此將會導致待測裝置發(fā)生錯誤。
期望通過由測試器所提供受限的總線時鐘頻率而以理想核心時鐘速度來測試與其耦接的集成電路(包括微處理器)。

發(fā)明內(nèi)容
根據(jù)本發(fā)明實施例所述的集成電路包括輸入/輸出接口邏輯電路以及時鐘電路。輸入/輸出接口邏輯電路用以接收具有第一頻率的外部總線時鐘信號，接收接合墊時鐘信號并且根據(jù)接合墊時鐘信號執(zhí)行操作，以及設(shè)定用以檢測測試模式，并且于測得測試模式時提供內(nèi)部測試信號。時鐘電路包括核心時鐘電路、接合墊時鐘電路、測試時鐘電路以及選擇電路。核心時鐘電路用以根據(jù)總線時鐘信號以及第一時鐘比值產(chǎn)生具有第二頻率的核心時鐘信號。接合墊時鐘電路用以根據(jù)總線時鐘信號以及第二時鐘比值產(chǎn)生具有第三頻率的初步時鐘信號。測試時鐘電路用以根據(jù)第一頻率、第二時鐘比值以及第三時鐘比值產(chǎn)生具有第四頻率的測試時鐘信號，第四頻率用以于測試模式期間操作輸入/輸出接口邏輯電路。選擇電路用以根據(jù)測試信號選擇測試時鐘信號與初步時鐘信號之一者作為接合墊時鐘信號。
當外部總線時鐘信號的頻率乘上第一時鐘比值時產(chǎn)生核心時鐘信號而致能以全速操作集成電路的核心電路。接合墊時鐘電路產(chǎn)生初步時鐘信號，初步時鐘信號的頻率適用于一般模式期間操作輸入/輸出接口邏輯電路。通過這樣的方法，測試器可以全速測試集成電路的核心電路，并且避免超過測試器與集成電路之間的操作頻率。
在本發(fā)明一實施例中，核心時鐘電路包括除頻器、相位比較器以及電壓控制振蕩器。除頻器用以將核心時鐘信號的第二頻率除以第一時鐘比值而產(chǎn)生除頻時鐘信號。相位比較器用以比較總線時鐘信號與除頻信號的相位以產(chǎn)生相位指示信號。電壓控制振蕩器具有用以接收相位指示信號的輸入端以及用以提供核心時鐘信號的輸出端。接合墊時鐘電路可以相同的方法實現(xiàn)，包括除頻器、相位比較器以及電壓控制振蕩器。在此實施例中，除頻器用以將初步時鐘信號的第三頻率除以第二時鐘比值而產(chǎn)生除頻時鐘信號。相位比較器用以比較總線時鐘信號與除頻信號的相位以產(chǎn)生相位指示信號。電壓控制振蕩器具有用以接收相位指示信號的輸入端以及用以提供初步時鐘信號的輸出端。
測試時鐘電路可包括運算單元以及除頻器。運算單元用以將第一時鐘比值與第三時鐘比值相乘再除以第二時鐘比值而產(chǎn)生測試時鐘比值。除頻器用以將核心時鐘信號的第二頻率除以測試時鐘比值而產(chǎn)生測試時鐘信號。
在一實施例中的測試模式期間，輸入/輸出接口邏輯電路接收至少一外部時鐘比信號，測試模式用以取得第一時鐘比值以及第三時鐘比值。在另一實施例中，第二時鐘比值以及第三時鐘比值是預先設(shè)定于集成電路中。
根據(jù)本發(fā)明實施例所述的測試系統(tǒng)包括待測裝置以及測試器，且待測裝置包括輸入/輸出接口邏輯電路以及時鐘電路。時鐘電路包括與上述相同的核心時鐘電路、接合墊時鐘電路、測試時鐘電路以及選擇電路。測試器提供總線時鐘信號以及通過輸入/輸出接口邏輯電路指出測試模式至待測裝置。
測試器可通過輸入/輸出接口邏輯電路提供時鐘比信號至待測裝置。待測裝置從時鐘比信號中取得第一時鐘比信號以及第三時鐘比信號。第二時鐘比值以及第三時鐘比值是預先設(shè)定于待測裝置中。核心時鐘電路以及接合墊時鐘電路皆為鎖相回路電路。測試器是可操作于大于或等于第四頻率但小于第三頻率的頻率。測試器是以虛擬頻率連接至輸入/輸出接口邏輯電路，虛擬頻率是根據(jù)第一頻率除以第三時鐘比值而決定。測試時鐘電路可包括除頻器，用以根據(jù)第一、第二與第三時鐘比值而將核心時鐘信號的第二頻率除以第四時鐘比值。
根據(jù)本發(fā)明實施例所述的用以測試集成電路的方法是致能測試集成電路的核心電路，并且避免超過測試器與集成電路的操作頻率。集成電路具有時鐘輸入端，用以接收具有第一頻率的總線時鐘信號，具有第二頻率的內(nèi)部核心電路，第二頻率為第一頻率的第一倍數(shù)，以及具有第三頻率的輸入/輸出接口，第三頻率為第一頻率的第二倍數(shù)。測試方法包括以第一頻率提供總線時鐘信號至集成電路，并且提供第一倍數(shù)至集成電路以致能具有第二頻率的內(nèi)部核心電路的操作；通過輸入/輸出接口編程集成電路使其操作于測試模式；提供具有第四頻率的測試時鐘信號，第四頻率是通過第三倍數(shù)而降低至第三頻率；以及于測試模式時，提供集成電路中的輸入/輸出接口至測試時鐘信號。
測試方法可包括決定第三倍數(shù)為第一頻率與用以測試集成電路的虛擬總線時鐘的頻率的比。測試方法可包括提供第三倍數(shù)至集成電路，第三倍數(shù)為第一頻率與用以測試集成電路的虛擬總線時鐘頻率的比；以及通過將第二頻率除以第四倍數(shù)而決定第四頻率，第四倍數(shù)是根據(jù)第一倍數(shù)與第三倍數(shù)的乘積再除以第二倍數(shù)而決定。測試方法可包括提供第三倍數(shù)至集成電路，第三倍數(shù)為第一頻率與用以測試集成電路的虛擬總線時鐘頻率的比；以及通過將第一頻率除以第四倍數(shù)而決定第四頻率，第四倍數(shù)是根據(jù)第二倍數(shù)與第三倍數(shù)之比而決定。測試方法可包括通過輸入/輸出接口提供測試指示并且設(shè)定集成電路中的測試信號，用以響應(yīng)測試指示。


圖1是顯示根據(jù)本發(fā)明實施例所示的測試系統(tǒng)的簡化方塊圖。
圖2是顯示根據(jù)本發(fā)明實施例中圖1所述的待測裝置的簡化方塊圖。
圖3是顯示根據(jù)本發(fā)明實施例中圖2所述的適用于測試模式期間，根據(jù)虛擬總線時鐘頻率而操作的時鐘電路的方塊圖。
100～測試系統(tǒng)101～測試器103～待測裝置105～系統(tǒng)總線201～輸入/輸出接口邏輯電路 203～時鐘電路205～核心邏輯電路301～運算電路303～核心時鐘鎖相回路325～多工器
305～接合墊時鐘鎖相回路307、309、323、315、317～頻率乘法器311、319～相位比較器313、321～電壓控制振蕩器具體實施方式
為讓本發(fā)明的上述和其它目的、特征、和優(yōu)點能更明顯易懂，下文特舉出較佳實施例，并配合所附圖式，作詳細說明如下實施例以下將介紹根據(jù)本發(fā)明所述的較佳實施例。必須說明的是，本發(fā)明提供了許多可應(yīng)用的發(fā)明概念，所揭露的特定實施例僅是說明達成以及使用本發(fā)明的特定方式，不可用以限制本發(fā)明的范圍。
本發(fā)明所提供較快的核心時鐘頻率是導致設(shè)計者使用裝置中調(diào)整至接近理想條件范圍的邏輯元件與電路。再者，即使現(xiàn)今的PLL電路允許將時鐘比值增加至超過理想值，由于所產(chǎn)生的核心時鐘具有不好的成分，因此使用這樣的PLL電路是不好的。由于既定PLL的倍數(shù)非理想?yún)^(qū)域中所產(chǎn)生的核心時鐘降低，因此核心時鐘中頻譜的雜質(zhì)可能會使待測裝置故障。因此發(fā)明人是開發(fā)一種適用于控制待測IC的輸入/輸出時鐘的頻率的裝置與方法，此方法可以測試裝置的有限頻率總線時鐘可提供的理想核心頻率來測試待測裝置，在接下來圖1與圖3中皆有更詳細的說明。
圖1是顯示根據(jù)本發(fā)明實施例所述的測試系統(tǒng)100的簡化方塊圖。測試系統(tǒng)100包括通過系統(tǒng)總線105耦接至待測裝置(device under test，DUT)103的測試器101。待測裝置103為插入測試器101的測試裝置(未圖標)的集成電路(integrated circuit，IC)，其中測試器101用以對待測電路執(zhí)行測試。測試器101提供適當?shù)碾妷?，以提供全電?例如VCC以及接地電壓GND或是接地信號)至特定的待測裝置103。待測裝置103可以為任何類型的內(nèi)部時鐘IC，例如微處理器。測試器101是通過系統(tǒng)總線105而連接至待測裝置103，系統(tǒng)總線105包括總線時鐘信號BCLK以及多個輸入/輸出信號I/O。在許多集成電路測試器中，特別是用以測試微處理器的測試器，測試器101是通過仿真并監(jiān)視待測裝置103的輸入/輸出信號而判斷待測裝置103是否正常運作。以微處理器為例，測試器101產(chǎn)生并且監(jiān)視所有的用以將微處理器連接至計算機系統(tǒng)中其它元件的輸入/輸出信號。微處理器的輸入/輸出信號通常包括地址總線、數(shù)據(jù)總線、輸入/輸出總線等，以及許多控制信號(例如重置信號RESET、地址信號以及數(shù)據(jù)選通信號(data strobe))、忙碌(busy)信號以及就緒(ready)信號等。
待測裝置103的內(nèi)部是操作于核心頻率，核心頻率為由測試器101所產(chǎn)生以及提供的外部總線信號BCLK的頻率的好幾倍。測試器101是受限于產(chǎn)生并監(jiān)視連接至待測裝置103的信號的速度。例如，現(xiàn)行的系統(tǒng)總線(例如與x86兼容的微處理器的前端總線)是操作于800MHz的速度，然而現(xiàn)行的低成本測試器包括圖示中的測試器101)僅能提供系統(tǒng)總線400MHz的速度。與x86兼容的微處理器用以接收100MHz的系統(tǒng)時鐘信號，例如對處理器總線提供四倍并發(fā)(quad-pumped)傳輸，其中處理器總線是將內(nèi)部的BCLK信號的頻率乘8倍，以有效地將操作頻率提高至800MHz。然而，測試器101是操作于最大總線頻率，例如400MHz。通過降低BCLK信號的頻率(例如降低一半，例如50MHz)可致能測試。然而降低BCLK信號的頻率也降低了待測裝置103的核心電路的操作頻率，因此無法以全速測試待測裝置103。同樣的，可于測試模式期間將待測裝置103的時鐘比值增加至大于其理想值，使其核心操作于最大時鐘速度。然而，如上所述，這樣通常會引起不好的成分而使待測裝置103操作相對于內(nèi)部電路而言的非理想電壓電平而造成待測裝置103故障。因此，即使測試器的頻率受到限制，測試系統(tǒng)100仍以理想核心時鐘速度測試待測電路。待測裝置103的輸入/輸出接口的操作頻率是降低為適合測試器101的電平。不論系統(tǒng)總線103的操作頻率為何，以測試器101的最大可能頻率來測試待測裝置103的核心電路是不合理的。待測裝置103的輸入/輸出接口可通過其它裝置而測試。
測試器101用以初始待測裝置103并且將待測裝置103設(shè)置為測試模式。通過至少一種裝置皆可致能測試模式，例如當至少一預選輸入/輸出信號(例如重置信號)被設(shè)定于非操作狀態(tài)時，觸發(fā)其它操作中的輸入/輸出信號。其它致能測試模式的方法為眾所皆知的，例如通過測試總線(例如JTAG、I2C等)與待測裝置103溝通以及/或其它本領(lǐng)域技術(shù)人員所知道的方法。在測試總線的設(shè)定中，圖標中的系統(tǒng)總線105可包括測試總線信號。測試器101產(chǎn)生適合特定待測裝置103的頻率(例如100MHz)，并提供BCLK信號至待測裝置103，且測試器101通過系統(tǒng)總線105或是其它裝置提供至少一時鐘比信號至待測裝置103，并于待測裝置103中得到內(nèi)部時鐘比值，之后會有更詳細的說明。在一實施例中是于測試模式設(shè)定期間或是于待測裝置103設(shè)定為測試模式后，通過系統(tǒng)總線105(例如通過微處理器的至少一地址信號或數(shù)據(jù)信號)提供時鐘比信號。在另一實施例中，時鐘比值的至少一者為預定的并且接線至待測電路103或是通過其它機制而提供的，例如跨接(strapping)。以跨接為例，待測裝置103的某些接腳是被設(shè)定為適當?shù)闹担远x時鐘比值。值得注意的是，盡管在上述實施例中時鐘除數(shù)用于鎖相回率電路以使頻率相乘，時鐘乘法器是表示乘上頻率信號。在此，上述兩者系統(tǒng)稱為“時鐘比”。
一旦將待測裝置103設(shè)置于測試模式，測試器101便會執(zhí)行本領(lǐng)域技術(shù)人員皆知道的不同的測試設(shè)定以及程序，以適當?shù)臏y試待測裝置103的操作。如下所述，預定的或是由測試器101所提供的不同的時鐘比值是使待測裝置103的核心電路操作于全時鐘速度，并且設(shè)定其內(nèi)部輸入/輸出邏輯電路使其系統(tǒng)總線105操作于適用于測試器的降低的頻率。在測試模式中，測試器101是根據(jù)虛擬BCLK頻率電平而操作，與提供至待測裝置103的實際BCLK頻率相比，虛擬BCLK頻率電平是降低了。虛擬BCLK的頻率是兼容于系統(tǒng)總線105的降低的最大操作頻率。在測試期間，輸入/輸出信號(例如重置信號RESET)用以將虛擬BCLK與特定的BCLK周期同步。在一實施例中，解除重置信號代表對應(yīng)于虛擬BCLK的上升緣的相關(guān)BCLK。因此，測試器101將BCLK周期與虛擬BCLK周期之間的關(guān)系設(shè)定為可于測試器101的操作頻率內(nèi)適當?shù)膱?zhí)行測試操作。
圖2是顯示根據(jù)本發(fā)明實施例所述的待測裝置103的簡化方塊圖。待測裝置103包括輸入/輸出接口邏輯電路201，用以與外部的系統(tǒng)總線105連接并且用以根據(jù)特定類型的IC操作系統(tǒng)總線105。輸入/輸出接口邏輯電路201包括IC的實體外觀(例如輸入/輸出接腳)、驅(qū)動器以及緩沖器等。輸入/輸出接口邏輯電路201還包括用以根據(jù)特定標準或是系統(tǒng)總線105協(xié)議而操作系統(tǒng)總線105的電路。例如，微處理器包括耦接至微處理器的輸入/輸出接腳的內(nèi)部總線接口邏輯電路，其中處理器是與系統(tǒng)總線105連接并且設(shè)定為根據(jù)預定標準以及設(shè)定而執(zhí)行系統(tǒng)總線105的周期，并且與BCLK信號同步。輸入/輸出接口邏輯電路201接收BCLK信號并且將BCLK信號發(fā)送至內(nèi)部時鐘電路203。時鐘電路203產(chǎn)生適合內(nèi)部核心邏輯電路205的核心時鐘信號CORECLK。時鐘電路203亦產(chǎn)生與BCLK信號(或是CORECLK信號)具有同步頻率的適用于操作輸入/輸出接口邏輯電路201的接合墊時鐘信號PADCLK。核心邏輯電路205是耦接至輸入輸出接口邏輯電路201以執(zhí)行不同的功能，包括控制經(jīng)由系統(tǒng)總線105所傳送的信息。與x86兼容的微處理器具有內(nèi)部核心電路，操作于BCLK信號的頻率的最大第一時鐘比值(例如32)，以及內(nèi)部總線邏輯電路，操作于BCLK信號的頻率的最大第二時鐘比值(例如8)，其中第一時鐘比值通常大于第二時鐘比值。在特定的與x86兼容的微處理器中，于一般操作期間用以產(chǎn)生PADCLK信號的頻率的第二時鐘比值為8，本領(lǐng)域技術(shù)人員皆了解這個比值是適用于致能系統(tǒng)總線105上的四倍并發(fā)傳輸。
如上所述，測試器101是通過系統(tǒng)總線105將待測裝置103編程或設(shè)定為測試模式。當提供測試指示或是測試條件時，輸入輸出接口邏輯電路201檢測測試條件并且將內(nèi)部測試信號TEST設(shè)定為時鐘電路203。同樣地，測試器101提供至少一時鐘比信號，上述時鐘信號是由輸入輸出接口邏輯電路201所接收并且作為至少一時鐘比信號CR而傳遞至時鐘電路203。當設(shè)定測試信號時，時鐘電路203是設(shè)定CORECLK信號至其最大允許頻率，使其以全時鐘速度來測試核心電路205。時鐘電路203降低PADCLK信號的頻率，因此輸入/輸出接口邏輯電路201是以適用于測試器101的降低頻率電平于系統(tǒng)總線105上執(zhí)行。
圖3是顯示根據(jù)本發(fā)明實施例所述的用以于測試模式期間根據(jù)虛擬總線時鐘的頻率而操作的時鐘電路203的方塊圖。時鐘電路203包括運算電路(COMP)301，用以從輸入/輸出接口邏輯電路201接收CR信號并且提供第一時鐘比值N、第二時鐘比值M以及第三時鐘比值P。時鐘電路203還包括核心時鐘PLL 303，用以接收BCLK信號以及時鐘比值N，以及接合墊時鐘電路305，用以接收BCLK信號。內(nèi)部比值A(chǔ)是提供至頻率乘法單元(F/M)307的輸入端，頻率乘法單元307是于其它輸入端接收BCLK信號。頻率乘法單元307將BCLK的頻率除以A，并且提供第一信號W至相位比較器311的輸入端。CORECLK信號是提供至另一頻率乘法單元309的輸入端，且頻率乘法單元309是于其它輸入端接收時鐘比值N。頻率乘法單元309將CORECLK的頻率除以N，并且產(chǎn)生第二信號X至相位比較器311的其它輸入端。相位比較器311具有用以驅(qū)動電壓控制振蕩器(voltage controlled oscillator，VCO)313的輸入端的相位指示輸出(phase indication output)，電壓控制振蕩器313的輸出端提供CORECLK信號。在操作中，頻率乘法單元307將BCLK的頻率除以A(例如A＝1)，以提供第一信號W，其中第一信號W的頻率是適用于許多BCLK。頻率乘法單元309將CORECLK的頻率除以N，以產(chǎn)生第二信號X，其中第二信號X的頻率為BCLK的頻率的A/N倍。在此方法中，核心時鐘PLL 303中用以將CORECLK的頻率除頻的N值實際上是將BCLK的頻率乘上N，以產(chǎn)生CORECLK信號的頻率。
根據(jù)本發(fā)明實施例所述在正常操作模式中，待測裝置103用以理想地操作于N為32、BCLK頻率為100MHz以及時鐘比值A(chǔ)為1。因此，在總線時鐘為100MHz以及N為16(以及A＝1)的情況下，核心時鐘PLL 303產(chǎn)生與BCLK信號同相位的具有頻率為1.6GHz的CORECLK信號。當N值增加至32時，CORECLK信號的頻率為3.2GHz。
對接合墊時鐘PLL 305來說，內(nèi)部時鐘比值B是提供至另一頻率乘法單元315的輸入端，且頻率乘法單元315是于其它輸入端接收BCLK信號。頻率乘法單元315是將BCLK的頻率除以B，并且提供第三信號Y至相位比較器319的輸入端。初步接合墊時鐘信號PCLK是提供至另一頻率乘法單元317的輸入端，且頻率乘法單元317是于其它輸入端接收另一內(nèi)部時鐘比值C。頻率乘法單元317是將PCLK的頻率除以C，并且提供第四信號Z至相位比較器319的其它輸入端。相位比較器319具有用以驅(qū)動電壓控制振蕩器313的輸入端的相位指示輸出，且電壓控制振蕩器313的輸出端提供PCKL信號。
在一實施例中，BCLK為100MHz、B等于1且C等于8，因此接合墊時鐘PLL 305產(chǎn)生頻率為800MHz且與BCLK信號具有相同相位的PCLK信號。在一般操作期間(例如，非測試模式時)，PCLK信號是提供至輸入/輸出接口邏輯電路201，以導通系統(tǒng)總線105的周期。然而，對測試模式來說，通過系統(tǒng)總線105所提供至測試器101的信號的頻率或是由測試器101所提供的信號的頻率不可以超過測試器101所限制的范圍。本領(lǐng)域技術(shù)人員皆了解現(xiàn)行系統(tǒng)總線(例如與x-86兼容的系統(tǒng)總線)約操作于四倍BCLK的速度。且現(xiàn)今大部分的測試器(如上所述)是提供約為200MHz的系統(tǒng)總線接口。為了操作于這樣的速度，必須產(chǎn)生具有八倍BCLK的頻率的PCLK。對這幾個實施例來說，作為時鐘比值的C值(8)是提供至接合墊時鐘PLL 305中的頻率乘法單元317，以產(chǎn)生與BCLK具有相同相位的PCLK。
在時鐘電路203中的另一個頻率乘法單元323是于輸入端接收CORECLK信號，并且于其它輸入端接收時鐘比值P。頻率乘法單元323將CORECLK的頻率除P而產(chǎn)生測試時鐘信號TCLK。TCLK是提供至多工器(MUX)325的邏輯一(1)輸入端，且PCLK信號是提供至多工器325的邏輯零(0)輸入端。多工器325的選擇輸入端接收測試信號TEST，以選擇TCLK以及PCLK信號之一者作為PADCLK信號。于測試期間，測試信號TEST被設(shè)定為高電壓電平時，選擇TCLK信號作為PADCLK信號；否則于一般操作期間，當測試信號TEST被設(shè)定為低電壓電平時，選擇PCLK信號作為PADCLK信號。PADCLK信號是提供至輸入/輸出接口邏輯電路201，用以驅(qū)動系統(tǒng)總線105上的信號。因此，頻率乘法單元323是作為測試時鐘電路，用以產(chǎn)生適用于測試模式的測試時鐘。
如上所述，當時鐘比值C＝8時，PCLK信號的頻率為BCLK信號的頻率的八倍。當BCLK信號的頻率為100MHz時，PCLK信號的頻率為800MHz，大于測試器101的最大操作頻率。P值足以將CORECLK信號的頻率除頻為適用于測試模式期間，用以操作具有測試器101的系統(tǒng)總線105的PADCLK信號。根據(jù)本發(fā)明一實施例，P值是根據(jù)時鐘比值M、N與C的值而決定，例如根據(jù)P＝(N/C)*M的公式而決定。由于P作為除數(shù)，用以將CORECLK信號除N(為BCLK的頻率)再乘上C/M。時鐘比值M的值是與BCLK的頻率比虛擬BCLK的頻率有關(guān)，虛擬BCLK的頻率是使用于測試器101的測試模式期間。如上所述，M是由設(shè)計或是其它機制(例如跨接等)所定義。在一實施例中，M是設(shè)定為2且C＝8。因此，在M＝2且C＝8的實施例中，由測試器101所提供的每兩個BCLK周期中的一個周期為虛擬BCLK。如上所述，在測試期間，輸入/輸出信號例如重置信號RESET)用以根據(jù)M值將虛擬BCLK與特定BCLK周期同步，如此一來測試器101可設(shè)定BCLK周期與虛擬BCLK周期之間的關(guān)系。當BCLK信號的頻率為100MHz、M＝2且C＝8時，TCLK的頻率為400MHz，適用于說明實施例中的測試器101。
在另一實施例中，BCLK信號可代替CORECLK而提供至頻率乘法單元323，此時，時鐘比值P的值為P＝C/M。在任一實施例中，比值M用以設(shè)定適用于測試器101的BCLK的頻率與虛擬BCLK的頻率之間的關(guān)系。
當測試裝置103耦接至測試器101時，使用測試信號TEST以及相關(guān)元件的目的為提供測試模式，用以致能待測裝置103中的核心邏輯電路205使其可以全速操作，并且維持系統(tǒng)總線105操作于測試器101所限制的頻率范圍內(nèi)。在一實施例中，是將測試器101編程為產(chǎn)生BCLK信號并且提供時鐘比值，用以產(chǎn)生CORECLK并且操作內(nèi)部硬件(1)硬件是在對應(yīng)核心時鐘PLL 303的時鐘比值的理想范圍內(nèi)，(2)硬件是允許以頻率范圍的上限來測試內(nèi)部核心邏輯電路205。因此，當設(shè)定測試信號TEST時，BCLK是提供至待測裝置103，以產(chǎn)生CORECLK來以全速仿真核心電路205，并且以測試器101可處理的速度提供信號至系統(tǒng)總線105。
例如，使用上述所提供的數(shù)字，當BCLK為100MHz且時鐘比值N＝32時，核心時鐘PLL 303產(chǎn)生3.2GHz的CORECLK信號。且接合墊時鐘PLL 305產(chǎn)生大于測試器101可處理范圍的800MHz的PCLK信號。將BCLK縮減為50MHz將使PCLK為400MHz，在測試器101可處理范圍內(nèi)，但是會產(chǎn)生1.6GHz的CORECLK。當核心邏輯電路205設(shè)定操作于3.2GHz時，操作于1.6GHz的測試模式可能不夠快而無法確保以全時鐘速度的適當?shù)慕Y(jié)果。然而，提供具有時鐘比值為N＝64、N＝2的100MHz的BCLK信號并且設(shè)定測試信號TEST將適合CORECLK 3.2GHz、50MHz的虛擬BCLK以及400MHz的TCLK。因此，PADCLK只有BCLK的頻率(例如400MHz)的四倍，且PADCLK為虛擬BCLK的頻率的八倍。
由于驅(qū)動PLL所造成的核心時鐘抖動量或是其它錯誤使得核心時鐘超過其理想操作范圍，因此本發(fā)明所揭露的機制的優(yōu)點為可以以全速來測試集成電路的內(nèi)部邏輯電路而不會發(fā)生錯誤。再者，本發(fā)明是提供上述優(yōu)點，且本發(fā)明亦提供適用于與測試器連接的系統(tǒng)總線，其中測試器是操作于能力范圍內(nèi)。
本發(fā)明雖以較佳實施例揭露如上，然其并非用以限定本發(fā)明的范圍，任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當可做些許的更動與潤飾，因此本發(fā)明的保護范圍當視所附的權(quán)利要求范圍所界定者為準。
本申請要求下列的優(yōu)先權(quán)于2005年9月13日提交的美國臨時申請案第60/716617號；以及于2006年4月24日提交的美國正式申請案11/379958號。
權(quán)利要求
1.一種集成電路，包括輸入/輸出接口邏輯電路，用以接收具有第一頻率的外部總線時鐘信號，接收接合墊時鐘信號并且根據(jù)該接合墊時鐘信號執(zhí)行操作，以及設(shè)定用以檢測測試模式，并且于測得該測試模式時提供內(nèi)部測試信號；以及時鐘電路，耦接至該輸入/輸出接口邏輯電路，包括核心時鐘電路，用以根據(jù)該總線時鐘信號以及第一時鐘比值產(chǎn)生具有第二頻率的核心時鐘信號；接合墊時鐘電路，用以根據(jù)該總線時鐘信號以及第二時鐘比值產(chǎn)生具有第三頻率的初步時鐘信號；測試時鐘電路，用以根據(jù)該第一頻率、第二時鐘比值以及第三時鐘比值產(chǎn)生具有第四頻率的測試時鐘信號，該第四頻率用以于該測試模式期間操作該輸入/輸出接口邏輯電路；以及選擇電路，用以根據(jù)該測試信號選擇該測試時鐘信號與該初步時鐘信號之一者作為該接合墊時鐘信號。
2.根據(jù)權(quán)利要求1所述的集成電路，其中該第二頻率為該集成電路的核心電路的全速操作頻率。
3.根據(jù)權(quán)利要求1所述的集成電路，其中該核心時鐘電路，包括除頻器，用以將該核心時鐘信號的該第二頻率除以該第一時鐘比值而產(chǎn)生除頻時鐘信號；相位比較器，用以比較該總線時鐘信號與該除頻信號的相位以產(chǎn)生相位指示信號；以及電壓控制振蕩器，具有用以接收該相位指示信號的輸入端以及用以提供該核心時鐘信號的輸出端。
4.根據(jù)權(quán)利要求1所述的集成電路，其中該接合墊時鐘電路，包括除頻器，用以將該初步時鐘信號的該第三頻率除以該第二時鐘比值而產(chǎn)生除頻時鐘信號；相位比較器，用以比較該總線時鐘信號與該除頻時鐘信號的相位以產(chǎn)生相位指示信號；以及電壓控制振蕩器，具有用以接收該相位指示信號的輸入端以及用以提供該初步時鐘信號的輸出端。
5.根據(jù)權(quán)利要求1所述的集成電路，其中該測試時鐘電路，包括運算單元，用以將該第一時鐘比值與該第三時鐘比值相乘再除以該第二時鐘比值而產(chǎn)生測試時鐘比值；以及除頻器，用以將該核心時鐘信號的該第二頻率除以該測試時鐘比值而產(chǎn)生該測試時鐘信號。
6.根據(jù)權(quán)利要求1所述的集成電路，其中于該測試模式期間，該輸入/輸出接口邏輯電路接收至少一外部時鐘比信號，該測試模式用以取得該第一時鐘比值以及該第三時鐘比值。
7.根據(jù)權(quán)利要求6所述的集成電路，還包括測試器，通過該輸入/輸出接口邏輯電路提供該外部總線時鐘信號、該外部時鐘比信號給該時鐘電路，以及指出該測試模式。
8.根據(jù)權(quán)利要求1或7所述的集成電路，其中該第二時鐘比值以及該第三時鐘比值是預先設(shè)定于該集成電路中。
9.根據(jù)權(quán)利要求7所述的集成電路，其中該核心時鐘電路以及該接合墊時鐘電路皆為鎖相回路電路。
10.根據(jù)權(quán)利要求7所述的集成電路，其中該測試器設(shè)置為如下兩者之操作于一頻率，該頻率大于或等于該第四頻率但小于該第三頻率；以虛擬頻率連接至該輸入/輸出接口邏輯電路，該虛擬頻率是根據(jù)該第一頻率除以該第三時鐘比值而決定。
11.一種測試方法，用以測試集成電路，該集成電路具有時鐘輸入端，用以接收具有第一頻率的總線時鐘信號，具有第二頻率的內(nèi)部核心電路，該第二頻率為該第一頻率的第一倍數(shù)，以及具有第三頻率的輸入/輸出接口，該第三頻率為該第一頻率的第二倍數(shù)，包括以該第一頻率提供該總線時鐘信號至該集成電路，并且提供該第一倍數(shù)至該集成電路以致能具有該第二頻率的該內(nèi)部核心電路的操作；通過該輸入/輸出接口編程該集成電路使其操作于測試模式；提供具有第四頻率的測試時鐘信號，該第四頻率是通過第三倍數(shù)而降低至至該第三頻率；以及于該測試模式時，提供該集成電路中的該輸入/輸出接口至該測試時鐘信號。
12.根據(jù)權(quán)利要求11所述的測試方法，還包括決定該第三倍數(shù)為該第一頻率與用以測試該集成電路的虛擬總線時鐘的頻率的比。
13.根據(jù)權(quán)利要求11所述的測試方法，還包括提供該第三倍數(shù)至該集成電路，該第三倍數(shù)為該第一頻率與用以測試該集成電路的虛擬總線時鐘頻率的比；以及通過將該第二頻率除以第四倍數(shù)而決定該第四頻率，該第四倍數(shù)是根據(jù)該第一倍數(shù)與第三倍數(shù)的乘積再除以該第二倍數(shù)而決定。
14.根據(jù)權(quán)利要求11所述的測試方法，還包括提供該第三倍數(shù)至該集成電路，該第三倍數(shù)為該第一頻率與用以測試該集成電路的虛擬總線時鐘頻率的比；以及通過將該第一頻率除以第四倍數(shù)而決定該第四頻率，該第四倍數(shù)是根據(jù)該第二倍數(shù)與該第三倍數(shù)之比而決定。
15.根據(jù)權(quán)利要求11所述的測試方法，其中編程該集成電路使其操作于測試模式包括通過該輸入/輸出接口提供測試指示并且設(shè)定該集成電路中的測試信號，用以響應(yīng)該測試指示。
全文摘要
一種測試系統(tǒng)包括待測裝置以及測試器。待測裝置包括輸入/輸出接口邏輯電路以及時鐘電路。時鐘電路包括核心時鐘電路、接合墊時鐘電路、測試時鐘電路以及選擇時鐘電路。核心時鐘電路于測試模式期間產(chǎn)生核心時鐘信號，用以致能集成電路的核心電路以全速操作。接合墊時鐘電路產(chǎn)生適用于一般操作的初步時鐘信號，且測試時鐘電路于測試模式期間產(chǎn)生用以操作輸入/輸出接口邏輯電路的測試時鐘信號。選擇電路根據(jù)測試信號選擇測試時鐘信號與初步時鐘信號之一者作為接合墊時鐘信號。測試器產(chǎn)生總線時鐘信號并且通過輸入/輸出接口邏輯電路指示測試模式至待測裝置。
文檔編號G06F1/04GK1920789SQ20061015185
公開日2007年2月28日 申請日期2006年9月13日 優(yōu)先權(quán)日2005年9月13日
發(fā)明者達賴厄斯·D·加斯金斯 申請人:威盛電子股份有限公司