專利名稱：便攜式計算機數(shù)據(jù)加密裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種控制或者調(diào)節(jié)領(lǐng)域的電子類產(chǎn)品，更具體地講，本發(fā)明是指一種便攜式計算機數(shù)據(jù)加密裝置，在國際專利分類表中本發(fā)明應(yīng)分為G05大類。
背景技術(shù)：
目前，計算機的數(shù)據(jù)加密有兩種，其包括單純的軟件方式加密和軟件與硬件相結(jié)合方式加密。軟件加密是通過軟件的形式，將加密算法用軟件的形式描繪出來，通過計算機運算，將待加密的數(shù)據(jù)輸入，加密軟件輸出密文。該加密方式需占用大量的CPU資源，并且要通過一定的手段將密文還原，口令還需要用戶記憶。軟件與硬件結(jié)合的加密方式，通常是將加密算法分為兩部分，在軟件上保留一部分，在硬件上保留一部分，通過軟件管理以實現(xiàn)軟件和硬件配合對數(shù)據(jù)進行加密，用戶在使用時要事先安裝管理軟件才可以使用，并且須要用戶記憶口令。

發(fā)明內(nèi)容
本發(fā)明的目的在于針對已有技術(shù)的不足，提供一種采用硬件加密技術(shù)的不占用CPU資源的不影響計算機速度的便攜式計算機數(shù)據(jù)加密裝置。
本發(fā)明的目的是通過下述技術(shù)方案實現(xiàn)的所述的數(shù)據(jù)加密裝置包括工作模式設(shè)置模塊、時鐘源模塊、主板IDE接口模塊、輸入匹配電阻、輸出匹配電阻、電壓轉(zhuǎn)換模塊和電源濾波電路部分。主要特點在于
所述的數(shù)據(jù)加密裝置還包括加密芯片、加密硬盤模塊、電子密鑰和狀態(tài)指示模塊部分。
所述的工作模式設(shè)置模塊部分接向所述的加密芯片部分，所述的時鐘源模塊部分接向所述的加密芯片部分。
所述的主板IDE接口模塊部分和所述的輸入匹配電阻部分相互連接，所述的輸入匹配電阻部分和所述的加密芯片部分相互連接，所述的加密芯片部分和所述的輸出匹配電阻部分相互連接，所述的輸出匹配電阻部分和所述的加密硬盤模塊部分相互連接。
所述的電壓轉(zhuǎn)換模塊部分接向所述的加密芯片部分。
所述的電源濾波電路部分分別與所述的電壓轉(zhuǎn)換模塊部分、所述的加密芯片部分相互連接。
所述的加密芯片部分接向所述的狀態(tài)指示模塊部分。
所述的電子密鑰部分接向所述的加密芯片部分。
所述的輸入匹配電阻部分包括RP1、RP2、RP3、RP4、RP5、RP6和RP7，還包括電阻R8和R9。
所述的加密芯片部分包括電路U1、電阻R1和電阻R2。
所述的輸出匹配電阻部分包括RP8、RP9、RP10、RP11、RP12、RP13、RP14以及電阻R13、R14、R15、R16、R17和R18。
所述的加密硬盤模塊部分包括CN2和電阻R10、R11和R12。
所述的輸入匹配電阻部分的RP1的1-4接線腳分別接到所述的主板IDE接口模塊部分的H DD0至H DD3接線腳，所述的輸入匹配電阻部分的RP1的5-8接線腳分別接到所述的加密芯片部分的電路U1的MH DD[3]至MH DD
接線腳。
所述的輸入匹配電阻部分的RP2的1-4接線腳分別接到所述的主板IDE接口模塊部分的H DD4至H DD7接線腳，所述的輸入匹配電阻部分的RP2的5-8接線腳分別接到所述的加密芯片部分的電路U1的MH DD[7]至MH DD[4]接線腳。
所述的輸入匹配電阻部分的RP2的第五接線腳連接所述的電阻R9的一端，所述的電阻R9的另一端接到GND-POWER。
所述的輸入匹配電阻部分的RP3的1-4接線腳分別接到所述的主板IDE接口模塊部分的H DD8至H DD11接線腳，所述的輸入匹配電阻部分的RP3的5-8接線腳分別接到所述的加密芯片部分的電路U1的MH DD[11]至MH DD[8]接線腳。
所述的輸入匹配電阻部分的RP4的1-4接線腳分別接到所述的主板IDE接口模塊部分的H DD12至HDD15接線腳，所述的輸入匹配電阻部分的RP4的5-8接線腳分別接到所述的加密芯片部分的電路U1的MH DD[15]至MH DD[12]接線腳。
所述的輸入匹配電阻部分的RP5的8-5接線腳分別接到所述的主板IDE接口模塊部分的H DMACK-、H DIOW-、H DIOR和H DA2接線腳，所述的輸入匹配電阻部分的RP5的1-4接線腳分別接到所述的加密芯片部分的電路U1的MH DMACKi、MH DIOWi、MH DIORi和MH DA[2]接線腳。
所述的輸入匹配電阻部分的RP6的8-5接線腳分別接到所述的主板IDE接口模塊部分的H DA1、H DA0、H CS1和H CS0接線腳，所述的輸入匹配電阻部分的RP6的1-4接線腳分別接到所述的加密芯片部分的電路U1的MH DA[1]、MH DA
、MH CSi[1]和MH CSi[2]接線腳。
所述的輸入匹配電阻部分的RP7的8-6接線腳分別接到所述的主板IDE接口模塊部分的H INTRQ、H DMARQ、H IORDY接線腳，所述的輸入匹配電阻部分的RP7的1-3接線腳分別接到所述的加密芯片部分的電路U1的MHINTRQ、MH DMARQ、MH IORDY接線腳。
所述的電阻R8的一端接到所述的主板IDE接口模塊部分的H REST-接線腳，另一端接到所述的加密芯片部分的電路U1的MH RESTi接線腳。
所述的主板IDE接口模塊部分的CN1的2、19、22、24、26、30和40接線腳同時接到GND上。
所述的加密硬盤模塊部分的電阻R10的一端接到所述的主板IDE接口模塊部分的CN1的H CSEL接線腳，其另一端接到所述的加密硬盤模塊部分CN2的D CSEL接線腳上。
所述的加密硬盤模塊部分的電阻R11的一端接到所述的主板IDE接口模塊部分的CN1的H PDIAG-接線腳，其另一端接到所述的加密硬盤模塊部分CN2的D PDIAG-接線腳上。
所述的加密硬盤模塊部分的電阻R12的一端接到所述的主板IDE接口模塊部分的CN1的H DASP-接線腳，其另一端接到所述的加密硬盤模塊部分CN2的D DASP-接線腳上。
所述的輸出匹配電阻部分RP8的1-4接線腳分別接到所述的加密硬盤模塊部分的CN2的D DD0至D DD3接線腳，所述的輸出匹配電阻部分RP8的5-8接線腳分別接到所述的加密芯片部分的電路U1的MD DD[3]至MD DD
接線腳上。
所述的輸出匹配電阻部分RP9的1-4接線腳分別接到所述的加密硬盤模塊部分的CN2的D DD4至D DD7接線腳，所述的輸出匹配電阻部分RP9的5-8接線腳分別接到所述的加密芯片部分的電路U1的MD DD[7]至MD DD[4]接線腳上。
所述的輸出匹配電阻部分RP9的第五接線腳接到所述的電阻R18的一端。所述電阻R18的另一端接到GND-POWER上。
所述的輸出匹配電阻部分RP10的1-4接線腳分別接到所述的加密硬盤模塊部分的CN2的D DD8至D DD11接線腳，所述的輸出匹配電阻部分RP10的5-8接線腳分別接到所述的加密芯片部分的電路U1的MD DD[11]至MD DD[8]接線腳上。
所述的輸出匹配電阻部分RP11的1-4接線腳分別接到所述的加密硬盤模塊部分的CN2的D DD12至D DD15接線腳，所述的輸出匹配電阻部分RP11的5-8接線腳分別接到所述的加密芯片部分的電路U1的MD DD[15]至MD DD[12]接線腳上。
所述的輸出匹配電阻部分RP12的8-5接線腳分別接到所述的加密硬盤模塊部分的CN2的D CS0-、D CS1-、D DA0、D DA1接線腳，所述的輸出匹配電阻部分RP12的1-4接線腳分別接到所述的加密芯片部分的電路U1的MD CSi
、MD CSi[1]、MD DA
、MD DA[1]接線腳上。
所述的輸出匹配電阻部分RP13的8-6接線腳分別接到所述的加密硬盤模塊部分的CN2的D DIOR-、D DIOW-、D DMACK-接線腳，所述的輸出匹配電阻部分RP13的1-3接線腳分別接到所述的加密芯片部分的電路U1的MDDIORi、MD DIOWi、MD DMACKi接線腳上。
所述的輸出匹配電阻部分RP14的8-6接線腳分別接到所述的加密硬盤模塊部分的CN2的D IORDY、D DMARQ、D INTRQ接線腳，所述的輸出匹配電阻部分RP14的1-3接線腳分別接到所述的加密芯片部分的電路U1的MDIORDY、MD DMARQ、MD INTRQ接線腳上。
所述的輸出匹配電阻部分電阻R13的一端連接所述的加密硬盤模塊CN2的D RESET-接線腳，其另一端接到所述的加密芯片部分的電路U1的MDRESETi接線腳。
所述的輸出匹配電阻部分電阻R14的一端連接所述的加密硬盤模塊CN2的D DA2接線腳，其另一端接到所述的加密芯片部分的電路U1的MD DA[2]接線腳。
所述的輸出匹配電阻部分電阻R15的一端連接所述的加密硬盤模塊CN2的D IORDY接線腳，其另一端接VCC。
所述的輸出匹配電阻部分電阻R16的一端連接所述的加密硬盤模塊CN2的D DMARQ接線腳，其另一端接GND。
所述的輸出匹配電阻部分電阻R17的一端連接所述的加密硬盤模塊CN2的D INTRQ接線腳，其另一端接GND。
接所述的加密硬盤模塊CN2的2、19、22、24、26、30、40接線腳同時接到GND上。
所述的加密芯片部分所述的電阻R1的一端連接所述的電路U1的PH1接線腳，其另一端接VDD3。
所述的加密芯片部分所述的電阻R2的一端連接所述的電路U1的PH2接線腳，其另一端接VDD3。
所述的電壓轉(zhuǎn)換模塊部分包括電路U2、電容C1和C2。
所述的電路U2第3接線腳連接VCC電源，第1接線腳連接VDD3，第2接線腳接GND。
所述的電容C1的一端連接VCC電源，其另一端接GND。
所述的電容C2的一端連接VDD3，其另一端接GND。
所述的電源濾波電路部分包括并聯(lián)的電容C5-C20。
所述的電容C5-C20的一端連接VCC電源，其另一端接GND POWER。
所述的時鐘源模塊部分包括晶振SYS、電阻R3、電容C3和C4。
所述的晶振SYS和電阻R3并聯(lián)，其一個公共端連接所述的加密芯片部分的電路U1的XIN接線腳和所述的電容C3的一端，其另一個公共端連接所述的加密芯片部分的電路U1的XOUT接線腳和所述的電容C4的一端；所述的電容C3的另一端和所述的電容C4的另一端同時接地。
所述的電子密鑰部分包括E-KEY、二極管D1和電阻R4。所述的E-KEY的第1至6接線腳分別接所述的二極管D1負(fù)極、GND POWER以及加密芯片部分的電路U1的SEEPROM-DO、SEEPROM-DI、SEEPROM-SK、SEEPROM-CS接線腳；所述的二極管D的正極通過所述的電阻R4連接VCC。
所述的狀態(tài)指示模塊部分包括電源指示POW-LED、錯誤指示ERR-LED、讀寫指示RW-LED以及電阻R5、R6和R7。所述電阻R5的一端接VDD3，所述電阻R5的另一端接所述的RW-LED的正極，所述的RW-LED的負(fù)極連接所述的加密硬盤模塊的CN2的D DASP-接線腳。所述電阻R6的一端連接所述的加密芯片部分的電路U1的KEY-ERR接線腳，所述電阻R6的另一端接所述的ERR-LED的正極，所述的ERR-LED的負(fù)極連接GND-POWER。所述電阻R7的一端接VDD3，所述電阻R7的另一端接所述的POW-LED的正極，所述的POW-LED的負(fù)極連接GND-POWER。
所述的工作模式設(shè)置模塊部分包括JP1、JP2、JP3、JP4和RP15。
所述的JP1、JP2、JP3、JP4的第1接線腳分別連接所述的加密芯片部分的電路U1的DES-ENA、DEV-SEL、CLK-MODE0、CLK-MODE1，并同時分別接到所述的RP15的第8至5接線腳。所述的JP1、JP2、JP3、JP4第2接線腳同時接地。所述的RP15的第1至4接線腳同時接到VDD3上。
所述的RP1-RP4的型號為RP4-33，RP8-RP12的型號為RP4-33，RP5、RP6、RP14的型號為RP4-82，RP7、RP13的型號為RP4-68，RP15的型號為RP4-10K，E-KEY的型號為93C46，JP1-JP4的型號為CON2，CN1-CN2的型號為FKV40SN。
由于本發(fā)明采用了上述的技術(shù)方案，本發(fā)明采用硬件加密技術(shù)，通過電路對硬盤的數(shù)據(jù)流進行加密，無須軟件支持；適用所有具有標(biāo)準(zhǔn)PCI南橋芯片和IDE界面的主機板；傳輸速率≥1.5Gbps/s，密鑰長度≥2112；每一塊硬盤只能對應(yīng)一個密碼；對硬盤數(shù)據(jù)流進行加密，不占用CPU資源，不影響計算機的速度；加密設(shè)備出現(xiàn)故障時，不會使硬盤上的數(shù)據(jù)丟失或損壞；如果硬盤被盜，將硬盤放到其它計算機上沒有密鑰也不能讀出數(shù)據(jù)。


下面對附圖進行說明，其中附圖1是本發(fā)明的電路方框圖。
附圖2是本發(fā)明的主板IDE接口模塊部分的接線圖。
附圖3是本發(fā)明的輸入匹配電阻部分的接線圖。
附圖4本發(fā)明的加密芯片部分的接線圖。
附圖5本發(fā)明的輸出匹配電阻部分的接線圖。
附圖6本發(fā)明的加密硬盤模塊部分的接線圖。
附圖7本發(fā)明的電壓轉(zhuǎn)換模塊部分的接線圖。
附圖8本發(fā)明的電源濾波電路部分的接線圖。
附圖9本發(fā)明的時鐘源模塊部分的接線圖。
附圖10本發(fā)明的電子密鑰部分的接線圖。
附圖11本發(fā)明的狀態(tài)指示模塊部分的接線圖。
附圖12本發(fā)明的工作模式設(shè)置模塊部分的接線圖。
具體實施例方式
下面結(jié)合附圖和實施例對本發(fā)明進一步說明，其中附圖1是本發(fā)明的電路方框圖。從該圖中可以看到所述的數(shù)據(jù)加密裝置包括工作模式設(shè)置模塊、時鐘源模塊、主板IDE接口模塊、輸入匹配電阻、輸出匹配電阻、電壓轉(zhuǎn)換模塊和電源濾波電路部分。主要特點在于所述的數(shù)據(jù)加密裝置還包括加密芯片、加密硬盤模塊、電子密鑰和狀態(tài)指示模塊部分。從該圖中可以看到其連接關(guān)系工作模式設(shè)置模塊部分接向加密芯片部分，時鐘源模塊部分接向加密芯片部分。主板IDE接口模塊部分和輸入匹配電阻部分相互連接，輸入匹配電阻部分和加密芯片部分相互連接，加密芯片部分和輸出匹配電阻部分相互連接，輸出匹配電阻部分和加密硬盤模塊部分相互連接。電壓轉(zhuǎn)換模塊部分接向加密芯片部分。電源濾波電路部分分別與所述的電壓轉(zhuǎn)換模塊部分和加密芯片部分相互連接。加密芯片部分接向狀態(tài)指示模塊部分。電子密鑰部分接向加密芯片部分。
附圖2-12給出了本發(fā)明實施例的具體的電路連接關(guān)系。
其中從附圖3-6中可以看到所述的輸入匹配電阻部分包括RP1、RP2、RP3、RP4、RP5、RP6和RP7，還包括電阻R8和R9。所述的加密芯片部分包括電路U1、電阻R1和電阻R2。所述的輸出匹配電阻部分包括RP8、RP9、RP10、RP11、RP12、RP13、RP14以及電阻R13、R14、R15、R16、R17和R18。所述的加密硬盤模塊部分包括CN2和電阻R10、R11和R12。
所述的輸入匹配電阻部分的RP1的1-4接線腳分別接到所述的主板IDE接口模塊部分的H DD0至H DD3接線腳，所述的輸入匹配電阻部分的RP1的5-8接線腳分別接到所述的加密芯片部分的電路U1的MH DD[3]至MH DD
接線腳。所述的輸入匹配電阻部分的RP2的1-4接線腳分別接到所述的主板IDE接口模塊部分的H DD4至H DD7接線腳，所述的輸入匹配電阻部分的RP2的5-8接線腳分別接到所述的加密芯片部分的電路U1的MH DD[7]至MH DD[4]接線腳。所述的輸入匹配電阻部分的RP2的第五接線腳連接所述的電阻R9的一端，所述的電阻R9的另一端接到GND-POWER。所述的輸入匹配電阻部分的RP3的1-4接線腳分別接到所述的主板IDE接口模塊部分的H DD8至H DD11接線腳，所述的輸入匹配電阻部分的RP3的5-8接線腳分別接到所述的加密芯片部分的電路U1的MH DD[11]至MH DD[8]接線腳。所述的輸入匹配電阻部分的RP4的1-4接線腳分別接到所述的主板IDE接口模塊部分的H DD12至HDD15接線腳，所述的輸入匹配電阻部分的RP4的5-8接線腳分別接到所述的加密芯片部分的電路U1的MH DD[15]至MH DD[12]接線腳。所述的輸入匹配電阻部分的RP5的8-5接線腳分別接到所述的主板IDE接口模塊部分的H DMACK-、H DIOW-、H DIOR和H DA2接線腳，所述的輸入匹配電阻部分的RP5的1-4接線腳分別接到所述的加密芯片部分的電路U1的MH DMACKi、MH DIOWi、MH DIORi和MH DA[2]接線腳。所述的輸入匹配電阻部分的RP6的8-5接線腳分別接到所述的主板IDE接口模塊部分的HDA1、H DA0、H CS1和H CS0接線腳，所述的輸入匹配電阻部分的RP6的1-4接線腳分別接到所述的加密芯片部分的電路U1的MH DA[1]、MH DA
、MH CSi[1]和MH CSi[2]接線腳。所述的輸入匹配電阻部分的RP7的8-6接線腳分別接到所述的主板IDE接口模塊部分的H INTRQ、H DMARQ、H IORDY接線腳，所述的輸入匹配電阻部分的RP7的1-3接線腳分別接到所述的加密芯片部分的電路U1的MH INTRQ、MH DMARQ、MH IORDY接線腳。所述的電阻R8的一端接到所述的主板IDE接口模塊部分的H REST-接線腳，另一端接到所述的加密芯片部分的電路U1的MH RESTi接線腳。
所述的主板IDE接口模塊部分的CN1的2、19、22、24、26、30和40接線腳同時接到GND上。
所述的加密硬盤模塊部分的電阻R10的一端接到所述的主板IDE接口模塊部分的CN1的H CSEL接線腳，其另一端接到所述的加密硬盤模塊部分CN2的D CSEL接線腳上。所述的加密硬盤模塊部分的電阻R11的一端接到所述的主板IDE接口模塊部分的CN1的H PDIAG-接線腳，其另一端接到所述的加密硬盤模塊部分CN2的D PDIAG-接線腳上。所述的加密硬盤模塊部分的電阻R12的一端接到所述的主板IDE接口模塊部分的CN1的H DASP-接線腳，其另一端接到所述的加密硬盤模塊部分CN2的D DASP-接線腳上。
所述的輸出匹配電阻部分RP8的1-4接線腳分別接到所述的加密硬盤模塊部分的CN2的D DD0至D DD3接線腳，所述的輸出匹配電阻部分RP8的5-8接線腳分別接到所述的加密芯片部分的電路U1的MD DD[3]至MD DD
接線腳上。所述的輸出匹配電阻部分RP9的1-4接線腳分別接到所述的加密硬盤模塊部分的CN2的D DD4至D DD7接線腳，所述的輸出匹配電阻部分RP9的5-8接線腳分別接到所述的加密芯片部分的電路U1的MD DD[7]至MD DD[4]接線腳上。所述的輸出匹配電阻部分RP9的第五接線腳接到所述的電阻R18的一端。所述電阻R18的另一端接到GND-POWER上。所述的輸出匹配電阻部分RP10的1-4接線腳分別接到所述的加密硬盤模塊部分的CN2的D DD8至D DD11接線腳，所述的輸出匹配電阻部分RP10的5-8接線腳分別接到所述的加密芯片部分的電路U1的MD DD[11]至MD DD[8]接線腳上。所述的輸出匹配電阻部分RP11的1-4接線腳分別接到所述的加密硬盤模塊部分的CN2的D DD12至D DD15接線腳，所述的輸出匹配電阻部分RP11的5-8接線腳分別接到所述的加密芯片部分的電路U1的MD DD[15]至MD DD[12]接線腳上。所述的輸出匹配電阻部分RP12的8-5接線腳分別接到所述的加密硬盤模塊部分的CN2的D CS0-、D CS1-、D DA0、D DA1接線腳，所述的輸出匹配電阻部分RP12的1-4接線腳分別接到所述的加密芯片部分的電路U1的MD CSi
、MD CSi[1]、MD DA
、MD DA[1]接線腳上。所述的輸出匹配電阻部分RP13的8-6接線腳分別接到所述的加密硬盤模塊部分的CN2的D DIOR-、D DIOW-、D DMACK-接線腳，所述的輸出匹配電阻部分RP13的1-3接線腳分別接到所述的加密芯片部分的電路U1的MD DIORi、MD DIOWi、MD DMACKi接線腳上。所述的輸出匹配電阻部分RP14的8-6接線腳分別接到所述的加密硬盤模塊部分的CN2的D IORDY、D DMARQ、D INTRQ接線腳，所述的輸出匹配電阻部分RP 14的1-3接線腳分別接到所述的加密芯片部分的電路U1的MD IORDY、MD DMARQ、MD INTRQ接線腳上。所述的輸出匹配電阻部分電阻R13的一端連接所述的加密硬盤模塊CN2的D RESET-接線腳，其另一端接到所述的加密芯片部分的電路U1的MD RESETi接線腳。所述的輸出匹配電阻部分電阻R14的一端連接所述的加密硬盤模塊CN2的D DA2接線腳，其另一端接到所述的加密芯片部分的電路U1的MD DA[2]接線腳。所述的輸出匹配電阻部分電阻R15的一端連接所述的加密硬盤模塊CN2的D IORDY接線腳，其另一端接VCC。所述的輸出匹配電阻部分電阻R16的一端連接所述的加密硬盤模塊CN2的D DMARQ接線腳，其另一端接GND。所述的輸出匹配電阻部分電阻R17的一端連接所述的加密硬盤模塊CN2的D INTRQ接線腳，其另一端接GND。
接所述的加密硬盤模塊CN2的2、19、22、24、26、30、40接線腳同時接到GND上。
所述的加密芯片部分所述的電阻R1的一端連接所述的電路U1的PH1接線腳，其另一端接VDD3。所述的加密芯片部分所述的電阻R2的一端連接所述的電路U1的PH2接線腳，其另一端接VDD3。
所述的電壓轉(zhuǎn)換模塊部分包括電路U2、電容C1和C2。所述的電路U2第3接線腳連接VCC電源，第1接線腳連接VDD3，第2接線腳接GND。所述的電容C1的一端連接VCC電源，其另一端接GND。所述的電容C2的一端連接VDD3，其另一端接GND。
所述的電源濾波電路部分包括并聯(lián)的電容C5-C20。所述的電容C5-C20的一端連接VCC電源，其另一端接GND POWER。
所述的時鐘源模塊部分包括晶振SYS、電阻R3、電容C3和C4。所述的晶振SYS和電阻R3并聯(lián)，其一個公共端連接所述的加密芯片部分的電路U1的XIN接線腳和所述的電容C3的一端，其另一個公共端連接所述的加密芯片部分的電路U1的XOUT接線腳和所述的電容C4的一端；所述的電容C3的另一端和所述的電容C4的另一端同時接地。
所述的電子密鑰部分包括E-KEY、二極管D1和電阻R4。所述的E-KEY的第1至6接線腳分別接所述的二極管D1負(fù)極、GND POWER以及加密芯片部分的電路U1的SEEPROM-DO、SEEPROM-DI、SEEPROM-SK、SEEPROM-CS接線腳；所述的二極管D的正極通過所述的電阻R4連接VCC。
所述的狀態(tài)指示模塊部分包括電源指示POW-LED、錯誤指示ERR-LED、讀寫指示RW-LED以及電阻R5、R6和R7。所述電阻R5的一端接VDD3，所述電阻R5的另一端接所述的RW-LED的正極，所述的RW-LED的負(fù)極連接所述的加密硬盤模塊的CN2的D DASP-接線腳。所述電阻R6的一端連接所述的加密芯片部分的電路U1的KEY-ERR接線腳，所述電阻R6的另一端接所述的ERR-LED的正極，所述的ERR-LED的負(fù)極連接GND-POWER。所述電阻R7的一端接VDD3，所述電阻R7的另一端接所述的POW-LED的正極，所述的POW-LED的負(fù)極連接GND-POWER。
所述的工作模式設(shè)置模塊部分包括JP1、JP2、JP3、JP4和RP15。所述的JP1、JP2、JP3、JP4的第1接線腳分別連接所述的加密芯片部分的電路U1的DES-ENA、DEV-SEL、CLK-MODE0、CLK-MODE1，并同時分別接到所述的RP15的第8至5接線腳。所述的JP1、JP2、JP3、JP4第2接線腳同時接地。所述的RP15的第1至4接線腳同時接到VDD3上。
所述的RP1-RP4的型號為RP4-33，RP8-RP12的型號為RP4-33，RP5、RP6、RP14的型號為RP4-82，RP7、RP13的型號為RP4-68，RP15的型號為RP4-10K，E-KEY的型號為93C46，JP1-JP4的型號為CON2，CN1-CN2的型號為FKV40SN。
當(dāng)主板IDE接口模塊通過輸入匹配電阻將待加密的數(shù)據(jù)輸入到加密芯片內(nèi)時，通過加密芯片的加密換算，將明文換算成密文的形式，通過輸出匹配電阻將密文保存到加密硬盤模塊內(nèi)。在讀取數(shù)據(jù)的時候，向數(shù)據(jù)加密裝置發(fā)讀取指令，讀取到的數(shù)據(jù)經(jīng)過加密芯片時由原來的密文形式換算成明文形式。所述的電壓轉(zhuǎn)換模塊是將VCC的電壓轉(zhuǎn)換成VDD3的電壓，供整個數(shù)據(jù)加密裝置使用。所述的電源濾波電路是將轉(zhuǎn)換后的電壓進行高頻和低頻的濾波處理，使其得到穩(wěn)定的直流電源。電子密鑰是存放數(shù)據(jù)加密裝置密碼的鑰匙，它是與數(shù)據(jù)加密裝置分離的。狀態(tài)指示模塊是數(shù)據(jù)加密裝置的工作指示電路，包括錯誤指示、電源指示和硬盤讀寫指示。工作模式設(shè)置模塊是對數(shù)據(jù)加密裝置的工作狀態(tài)的設(shè)置電路，可以進行是否加密設(shè)置、主從盤的設(shè)置、數(shù)據(jù)傳送模式的設(shè)置等。時鐘源模塊是為加密芯片提供時鐘源。在電子密鑰里面封裝的是一個存儲芯片，其內(nèi)部存放了一組由隨機數(shù)產(chǎn)生器(RandomGenerator)所產(chǎn)生出來的密鑰，其密鑰的長度根據(jù)加密芯片的加密等級的不同而不同，本發(fā)明的密鑰長度為2112。在沒有對便攜式計算機硬盤加密時，主板IDE數(shù)據(jù)線纜直接接到硬盤的數(shù)據(jù)端口，可以正常使用。當(dāng)通過加密裝置的時候，從主板出來的IDE數(shù)據(jù)線纜先接到主板IDE接口模塊上，通過輸出匹配電阻連接到被加密的硬盤上，也就是說可以把本發(fā)明當(dāng)成是一個IDE閘道，資料的寫讀都是通過它來加解密的。
其加解密的工作原理為當(dāng)檢測到上電Power-on或Reset信號時，加密芯片內(nèi)部的攔截機(Interceptor)會先判別在加密卡上的設(shè)置狀態(tài)是By Pass，Master或是Slave，這是加密芯片提供的一個通過跳線(Jumper)來選擇的功能。當(dāng)跳線(Jumper)調(diào)到By Pass時就是雖然有數(shù)據(jù)加密裝置但沒有加密的功能，如果跳線(Jumper)調(diào)到Master或是Slave時，就是對主硬盤(Master HDD)或從硬盤(Slave HDD)進行加密，可以有用戶自行決定。在確定到是主硬盤或是從硬盤的狀態(tài)時，數(shù)據(jù)加密裝置就會對電子密鑰(Security Key)發(fā)出“密碼輸送”的要求。當(dāng)電子密鑰接收到來自加密芯片的密碼輸送要求時，便會將這組密碼傳送給內(nèi)部的暫存器再轉(zhuǎn)送給密碼運算引擎，由密碼運算引擎所具備的DES(Data Encryption Standard)/TDES(Three Data Encryption Standard)演算法根據(jù)這組密碼演算出加密值，在硬盤做區(qū)分時寫入到硬盤的第0軌道，當(dāng)硬盤區(qū)分完成時，加密認(rèn)證功能也隨之完成了。以后使用者使用計算機時要把電子密鑰插上去才能找到加密硬盤，開完機后便可以將鑰匙拔掉。當(dāng)計算機關(guān)掉電源后重新開機即硬開機時，需要再插上鑰匙，如果是Windows的“重新開機”或是“退出使用者”再重新登入即軟開機時，則不需要重新插上電子密鑰。
實驗證明，本發(fā)明結(jié)構(gòu)相對簡單，便于制造，工藝穩(wěn)定，適合普及生產(chǎn)。
權(quán)利要求
1.一種便攜式計算機數(shù)據(jù)加密裝置，所述的數(shù)據(jù)加密裝置包括工作模式設(shè)置模塊、時鐘源模塊、主板IDE接口模塊、輸入匹配電阻、輸出匹配電阻、電壓轉(zhuǎn)換模塊和電源濾波電路部分；其特征在于所述的數(shù)據(jù)加密裝置還包括加密芯片、加密硬盤模塊、電子密鑰和狀態(tài)指示模塊部分；所述的工作模式設(shè)置模塊部分接向所述的加密芯片部分，所述的時鐘源模塊部分接向所述的加密芯片部分；所述的主板IDE接口模塊部分和所述的輸入匹配電阻部分相互連接，所述的輸入匹配電阻部分和所述的加密芯片部分相互連接，所述的加密芯片部分和所述的輸出匹配電阻部分相互連接，所述的輸出匹配電阻部分和所述的加密硬盤模塊部分相互連接；所述的電壓轉(zhuǎn)換模塊部分接向所述的加密芯片部分；所述的電源濾波電路部分分別與所述的電壓轉(zhuǎn)換模塊部分、所述的加密芯片部分相互連接；所述的加密芯片部分接向所述的狀態(tài)指示模塊部分；所述的電子密鑰部分接向所述的加密芯片部分。
2.根據(jù)權(quán)利要求1所述的數(shù)據(jù)加密裝置，其特征在于所述的輸入匹配電阻部分包括RP1、RP2、RP3、RP4、RP5、RP6和RP7，還包括電阻R8和R9；所述的加密芯片部分包括電路U1、電阻R1和電阻R2；所述的輸出匹配電阻部分包括RP8、RP9、RP10、RP11、RP12、RP13、RP14以及電阻R13、R14、R15、R16、R17和R18；所述的加密硬盤模塊部分包括CN2和電阻R10、R11和R12；所述的輸入匹配電阻部分的RP1的1-4接線腳分別接到所述的主板IDE接口模塊部分的H DD0至H DD3接線腳，所述的輸入匹配電阻部分的RP1的5-8接線腳分別接到所述的加密芯片部分的電路U1的MH DD[3]至MH DD
接線腳；所述的輸入匹配電阻部分的RP2的1-4接線腳分別接到所述的主板IDE接口模塊部分的H DD4至H DD7接線腳，所述的輸入匹配電阻部分的RP2的5-8接線腳分別接到所述的加密芯片部分的電路U1的MH DD[7]至MH DD[4]接線腳；所述的輸入匹配電阻部分的RP2的第五接線腳連接所述的電阻R9的一端，所述的電阻R9的另一端接到GND-POWER；所述的輸入匹配電阻部分的RP3的1-4接線腳分別接到所述的主板IDE接口模塊部分的H DD8至H DD11接線腳，所述的輸入匹配電阻部分的RP3的5-8接線腳分別接到所述的加密芯片部分的電路U1的MH DD[11]至MH DD[8]接線腳；所述的輸入匹配電阻部分的RP4的1-4接線腳分別接到所述的主板IDE接口模塊部分的H DD12至HDD15接線腳，所述的輸入匹配電阻部分的RP4的5-8接線腳分別接到所述的加密芯片部分的電路U1的MH DD[15]至MH DD[12]接線腳；所述的輸入匹配電阻部分的RP5的8-5接線腳分別接到所述的主板IDE接口模塊部分的H DMACK-、H DIOW-、H DIOR和H DA2接線腳，所述的輸入匹配電阻部分的RP5的1-4接線腳分別接到所述的加密芯片部分的電路U1的MH DMACKi、MH DIOWi、MH DIORi和MH DA[2]接線腳；所述的輸入匹配電阻部分的RP6的8-5接線腳分別接到所述的主板IDE接口模塊部分的H DA1、H DA0、H CS1和H CS0接線腳，所述的輸入匹配電阻部分的RP6的1-4接線腳分別接到所述的加密芯片部分的電路U1的MHDA[1]、MH DA
、MH CSi[1]和MH CSi[2]接線腳；所述的輸入匹配電阻部分的RP7的8-6接線腳分別接到所述的主板IDE接口模塊部分的H INTRQ、H DMARQ、H IORDY接線腳，所述的輸入匹配電阻部分的RP7的1-3接線腳分別接到所述的加密芯片部分的電路U1的MHINTRQ、MH DMARQ、MH IORDY接線腳；所述的電阻R8的一端接到所述的主板IDE接口模塊部分的H REST-接線腳，另一端接到所述的加密芯片部分的電路U1的MH RESTi接線腳；所述的主板IDE接口模塊部分的CN1的2、19、22、24、26、30和40接線腳同時接到GND上；所述的加密硬盤模塊部分的電阻R10的一端接到所述的主板IDE接口模塊部分的CN1的H CSEL接線腳，其另一端接到所述的加密硬盤模塊部分CN2的D CSEL接線腳上；所述的加密硬盤模塊部分的電阻R11的一端接到所述的主板IDE接口模塊部分的CN1的H PDIAG-接線腳，其另一端接到所述的加密硬盤模塊部分CN2的D PDIAG-接線腳上；所述的加密硬盤模塊部分的電阻R12的一端接到所述的主板IDE接口模塊部分的CN1的H DASP-接線腳，其另一端接到所述的加密硬盤模塊部分CN2的D DASP-接線腳上；所述的輸出匹配電阻部分RP8的1-4接線腳分別接到所述的加密硬盤模塊部分的CN2的D DD0至D DD3接線腳，所述的輸出匹配電阻部分RP8的5-8接線腳分別接到所述的加密芯片部分的電路U1的MD DD[3]至MD DD
接線腳上；所述的輸出匹配電阻部分RP9的1-4接線腳分別接到所述的加密硬盤模塊部分的CN2的D DD4至D DD7接線腳，所述的輸出匹配電阻部分RP9的5-8接線腳分別接到所述的加密芯片部分的電路U1的MD DD[7]至MD DD[4]接線腳上；所述的輸出匹配電阻部分RP9的第五接線腳接到所述的電阻R18的一端。所述電阻R18的另一端接到GND-POWER上；所述的輸出匹配電阻部分RP10的1-4接線腳分別接到所述的加密硬盤模塊部分的CN2的D DD8至D DD11接線腳，所述的輸出匹配電阻部分RP10的5-8接線腳分別接到所述的加密芯片部分的電路U1的MD DD[11]至MD DD[8]接線腳上；所述的輸出匹配電阻部分RP11的1-4接線腳分別接到所述的加密硬盤模塊部分的CN2的D DD12至D DD15接線腳，所述的輸出匹配電阻部分RP11的5-8接線腳分別接到所述的加密芯片部分的電路U1的MD DD[15]至MD DD[12]接線腳上；所述的輸出匹配電阻部分RP12的8-5接線腳分別接到所述的加密硬盤模塊部分的CN2的D CS0-、D CS1-、D DA0、D DA1接線腳，所述的輸出匹配電阻部分RP12的1-4接線腳分別接到所述的加密芯片部分的電路U1的MD CSi
、MD CSi[1]、MD DA
、MD DA[1]接線腳上；所述的輸出匹配電阻部分RP13的8-6接線腳分別接到所述的加密硬盤模塊部分的CN2的D DIOR-、D DIOW-、D DMACK-接線腳，所述的輸出匹配電阻部分RP13的1-3接線腳分別接到所述的加密芯片部分的電路U1的MDDIORi、MD DIOWi、MD DMACKi接線腳上；所述的輸出匹配電阻部分RP14的8-6接線腳分別接到所述的加密硬盤模塊部分的CN2的D IORDY、D DMARQ、D INTRQ接線腳，所述的輸出匹配電阻部分RP14的1-3接線腳分別接到所述的加密芯片部分的電路U1的MDIORDY、MD DMARQ、MD INTRQ接線腳上；所述的輸出匹配電阻部分電阻R13的一端連接所述的加密硬盤模塊CN2的D RESET-接線腳，其另一端接到所述的加密芯片部分的電路U1的MDRESETi接線腳；所述的輸出匹配電阻部分電阻R14的一端連接所述的加密硬盤模塊CN2的D DA2接線腳，其另一端接到所述的加密芯片部分的電路U1的MD DA[2]接線腳；所述的輸出匹配電阻部分電阻R15的一端連接所述的加密硬盤模塊CN2的D IORDY接線腳，其另一端接VCC；所述的輸出匹配電阻部分電阻R16的一端連接所述的加密硬盤模塊CN2的D DMARQ接線腳，其另一端接GND；所述的輸出匹配電阻部分電阻R17的一端連接所述的加密硬盤模塊CN2的D INTRQ接線腳，其另一端接GND；接所述的加密硬盤模塊CN2的2、19、22、24、26、30、40接線腳同時接到GND上；所述的加密芯片部分所述的電阻R1的一端連接所述的電路U1的PH1接線腳，其另一端接VDD3；所述的加密芯片部分所述的電阻R2的一端連接所述的電路U1的PH2接線腳，其另一端接VDD3。
3.根據(jù)權(quán)利要求1所述的數(shù)據(jù)加密裝置，其特征在于所述的電壓轉(zhuǎn)換模塊部分包括電路U2、電容C1和C2；所述的電路U2第3接線腳連接VCC電源，第1接線腳連接VDD3，第2接線腳接GND；所述的電容C1的一端連接VCC電源，其另一端接GND；所述的電容C2的一端連接VDD3，其另一端接GND。
4.根據(jù)權(quán)利要求1所述的數(shù)據(jù)加密裝置，其特征在于所述的電源濾波電路部分包括并聯(lián)的電容C5-C20；所述的電容C5-C20的一端連接VCC電源，其另一端接GND POWER。
5.根據(jù)權(quán)利要求1所述的數(shù)據(jù)加密裝置，其特征在于所述的時鐘源模塊部分包括晶振SYS、電阻R3、電容C3和C4；所述的晶振SYS和電阻R3并聯(lián)，其一個公共端連接所述的加密芯片部分的電路U1的XIN接線腳和所述的電容C3的一端，其另一個公共端連接所述的加密芯片部分的電路U1的XOUT接線腳和所述的電容C4的一端；所述的電容C3的另一端和所述的電容C4的另一端同時接地。
6.根據(jù)權(quán)利要求1所述的數(shù)據(jù)加密裝置，其特征在于所述的電子密鑰部分包括E-KEY、二極管D1和電阻R4；所述的E-KEY的第1至6接線腳分別接所述的二極管D1負(fù)極、GNDPOWER以及加密芯片部分的電路U1的SEEPROM-DO、SEEPROM-DI、SEEPROM-SK、SEEPROM-CS接線腳；所述的二極管D的正極通過所述的電阻R4連接VCC。
7.根據(jù)權(quán)利要求1所述的數(shù)據(jù)加密裝置，其特征在于所述的狀態(tài)指示模塊部分包括電源指示POW-LED、錯誤指示ERR-LED、讀寫指示RW-LED以及電阻R5、R6和R7；所述電阻R5的一端接VDD3，所述電阻R5的另一端接所述的RW-LED的正極，所述的RW-LED的負(fù)極連接所述的加密硬盤模塊的CN2的D DASP-接線腳；所述電阻R6的一端連接所述的加密芯片部分的電路U1的KEY-ERR接線腳，所述電阻R6的另一端接所述的ERR-LED的正極，所述的ERR-LED的負(fù)極連接GND-POWER；所述電阻R7的一端接VDD3，所述電阻R7的另一端接所述的POW-LED的正極，所述的POW-LED的負(fù)極連接GND-POWER。
8.根據(jù)權(quán)利要求1所述的數(shù)據(jù)加密裝置，其特征在于所述的工作模式設(shè)置模塊部分包括JP1、JP2、JP3、JP4和RP15；所述的JP1、JP2、JP3、JP4的第1接線腳分別連接所述的加密芯片部分的電路U1的DES-ENA、DEV-SEL、CLK-MODE0、CLK-MODE1，并同時分別接到所述的RP15的第8至5接線腳；所述的JP1、JP2、JP3、JP4第2接線腳同時接地；所述的RP15的第1至4接線腳同時接到VDD3上。
9.根據(jù)權(quán)利要求1所述的數(shù)據(jù)加密裝置，其特征在于所述的RP1-RP4的型號為RP4-33；RP8-RP12的型號為RP4-33；RP5、RP6、RP14的型號為RP4-82；RP7、RP13的型號為RP4-68；RP15的型號為RP4-10K；E-KEY的型號為93C46；JP1-JP4的型號為CON2；CN1-CN2的型號為FKV40SN。
全文摘要
一種便攜式計算機數(shù)據(jù)加密裝置，該裝置包括工作模式設(shè)置模塊、時鐘源模塊、主板IDE接口模塊、輸入匹配電阻、輸出匹配電阻、電壓轉(zhuǎn)換模塊和電源濾波電路部分。主要特點是該裝置還包括加密芯片、加密硬盤模塊、電子密鑰和狀態(tài)指示模塊部分。工作模式設(shè)置模塊、時鐘源模塊、電壓轉(zhuǎn)換模塊和電子密鑰分別接向加密芯片部分。主板IDE接口模塊通過輸入匹配電阻連接加密芯片部分。加密芯片部分通過輸出匹配電阻和加密硬盤模塊連接。加密芯片接向狀態(tài)指示模塊。電源濾波電路分別連接電壓轉(zhuǎn)換模塊和加密芯片。實驗證明，本發(fā)明結(jié)構(gòu)相對簡單，便于制造，工藝穩(wěn)定，適合普及生產(chǎn)。
文檔編號G06F21/00GK1811737SQ20061005722
公開日2006年8月2日 申請日期2006年3月9日 優(yōu)先權(quán)日2006年3月9日
發(fā)明者李大東 申請人:李大東