專利名稱：具有有效的函數(shù)估計指令的處理器的制作方法
技術領域：
本發(fā)明一般涉及諸如微處理器、微控制器或數(shù)字信號處理器的處理器體系結構和指令集。更具體地說，本發(fā)明針對具有用于估計某些浮點函數(shù)值的有效指令的處理器。
背景技術：
諸如PowerPC體系結構的許多處理器體系結構都支持作為融合的乘加浮點單元(FPU)之擴展的倒數(shù)和平方根倒數(shù)的估計指令。對于此類估計指令，其主要設計目標是雙重的該估計應該有相對高的精度，使得利用諸如牛頓—拉弗森(Newton-Raphson)的數(shù)值逼近算法的一次迭代步驟，就能獲得最大的單精度準確度，或至少接近最大精度。應該可以在不產生硬件開銷并且不產生對處理器的周期和管道結構的影響的情況下實現(xiàn)估計指令。特別地，該設計不應增加用于任何非估計指令的FPU的管道深度。
可以采用許多不同方式來實現(xiàn)上述估計指令。一種方式是簡單地查找一個表中的估計值。然而，此種技術的有效性是有限的，這是因為可獲得的精度水平受表的大小的限制。為了獲得所希望的精度水平，將需要一個非常大的表(在存儲該表所需的硬件方面是非常昂貴的)。
因此，此類估計指令的常規(guī)實現(xiàn)包括兩個步驟首先，表查找提供底數(shù)值和斜率。接著，使用該底數(shù)值和斜率值來線性內插具有所需精度的估計值。由于表查找后面有內插步驟，所以表查找的結果可以有較低精度，因此，所需的表遠遠小于不帶內插操作的直接表查找所需的表。
在這個兩步的處理中，既可以通過使用處理器的通用FPU硬件，也可以通過添加用于計算內插的專用硬件，來執(zhí)行內插操作。當使用通用FPU數(shù)據(jù)通路時，估計指令的等待時間比基本的融合的乘加指令的等待時間要長。這會增加處理器的控制邏輯的復雜度，因為它意味著FPU的等待時間會依據(jù)指令類型而變化。通過假定單一FPU等待時間并且在執(zhí)行估計指令時停止附加周期的執(zhí)行，某些現(xiàn)有實現(xiàn)可以以性能為代價避免上述復雜性。此外，較長的等待時間可能在指令發(fā)布和依賴性檢查的硬件方面引起顯著的硬件開銷。
如上所述，內插步驟并不需要整個的通用FPU。代替地，可以利用縮減規(guī)模的乘法器、加法器和某些附加邏輯來執(zhí)行內插。利用該專用硬件，內插步驟比利用通用FPU進行的內插步驟更快，亦即，估計指令的等待時間接近正常乘加指令的等待時間。此種解決方案的明顯缺點是需要附加硬件來加快內插步驟的速度。
因此，需要能夠在不顯著犧牲性能和不顯著增加硬件復雜性的情況下實現(xiàn)浮點函數(shù)估計指令的處理器設計。本發(fā)明提供上述問題和其它問題的解決方案，并且提供超越先前解決方案的其它優(yōu)點。

發(fā)明內容
本發(fā)明的優(yōu)選實施方式提供用于支持高精度浮點函數(shù)估計的方法、計算機程序產品和處理器設計，其中將浮點函數(shù)估計分成兩條指令低精度表查找指令和線性內插指令。通過使用此方案可以實現(xiàn)不同函數(shù)的估計為每個不同的函數(shù)提供獨立的表查找指令，而只需單個內插指令，這是因為單個內插指令可以執(zhí)行任意需要估計的函數(shù)的內插步驟。
在浮點結果的小數(shù)部分中一起存儲表查找指令提供的底數(shù)和斜率，從而表查找的結果自身可以充當?shù)途裙烙嫿Y果。因此，本發(fā)明允許程序員根據(jù)當前的應用靈活選擇高精度或高速度。
利用很少的硬件開銷就可以實現(xiàn)估計指令。用于表查找的表是小的，因為它們僅僅提供低精度底數(shù)和斜率。除了需要對位進行某些簡單的打包和拆包處理之外，可以在實際上沒有附加硬件開銷的情況下在融合的乘加FPU內核中執(zhí)行內插指令。因此，本發(fā)明的優(yōu)選實施方式引起的開銷遠遠少于專用硬件引起的開銷，同時仍保持統(tǒng)一的FPU等待時間，這允許了簡單得多的控制邏輯。此外，通過將估計操作分成兩條指令使得可以利用軟件管道來增加總的指令吞吐量。
上述說明是一個概括，因此必然包括簡化、歸納、以及細節(jié)的省略；所以本領域的熟練技術人員可以理解，上述概括只是說明性的，并不意在進行任何限制。在下文闡述的非限制性的詳細說明中，正如僅由權利要求書所限定的，本發(fā)明的其它方面、其發(fā)明特征及其優(yōu)點將變得明顯。


通過參照附圖，本領域的熟練技術人員將更加理解本發(fā)明，并且其眾多目的、特征及其優(yōu)點將更加明顯，其中圖1是說明IEEE-754標準浮點數(shù)表示的示圖；圖2是根據(jù)本發(fā)明之優(yōu)選實施方式的估計浮點函數(shù)的處理的流程圖表示；圖3是說明根據(jù)本發(fā)明之優(yōu)選實施方式的表查找操作的操作的示圖；圖4是說明根據(jù)本發(fā)明之優(yōu)選實施方式的內插操作的操作的示圖；以及圖5是其中可以實現(xiàn)本發(fā)明之優(yōu)選實施方式的信息處理系統(tǒng)的框圖。
具體實施例方式
下面將提供本發(fā)明的例子的詳細描述，且不應把這些例子看成是對發(fā)明本身的限制。相反，任何變形均落入說明后面的權利要求書定義的發(fā)明范圍內。
本發(fā)明的優(yōu)選實施方式針對于處理器體系結構和包含用于估計特定浮點函數(shù)的值的有效指令的指令集。具體而言，本發(fā)明的優(yōu)選實施方式針對于用于倒數(shù)函數(shù)(1/x)和平方根倒數(shù)函數(shù)(1/sqrt(x))的函數(shù)估計指令。圖1是說明浮點數(shù)100的簡圖。浮點數(shù)100是用IEEE-754浮點格式表示的，此格式為電氣和電子工程師協(xié)會(IEEE)公布的標準。
具體而言，浮點數(shù)100為單精度浮點數(shù)，其依據(jù)上述標準，包括32位。這32位是按以下方式排列的最高有效位(MSB)是符號位102，它表示浮點數(shù)100的符號，使得如果符號位102等于1，則浮點數(shù)100是負數(shù)，如果符號位102等于0，則浮點數(shù)100是正數(shù)。緊接著符號位102的位字段104表示8位指數(shù)值，而占據(jù)浮點數(shù)100的剩余23位的位字段106表示24位尾數(shù)的除最高有效位以外的位。通常，IEEE-754格式的浮點數(shù)是用標準形式表示的，其中隱含地其最高有效位是1，并且是二進制小數(shù)點左側的唯一一位，盡管這不是嚴格必需的。本發(fā)明的優(yōu)選實施方式利用規(guī)格化數(shù)字，但是也可使用非規(guī)格化數(shù)字而并不背離本發(fā)明的范圍和實質。因此，如果位字段106包含位串01010101...，則位字段106表示的24位尾數(shù)是1.01010101...。通過加上127使指數(shù)字段104偏移(以使指數(shù)字段104成為無符號數(shù))，從而浮點數(shù)100的絕對值等于尾數(shù)106乘以2的一個冪值，該冪值等于指數(shù)字段104與127的差。這樣，浮點數(shù)100能夠表示具有負指數(shù)的數(shù)(即，小數(shù))，以及具有正指數(shù)的數(shù)(即，大于1的實數(shù))。
本領域的一般技術人員可以理解，通過使用和這里所示的IEEE-754標準不同的數(shù)字格式，也可以執(zhí)行本發(fā)明的實施方式，盡管本發(fā)明的優(yōu)選實施方式利用了IEEE-754格式的32位單精度浮點數(shù)。例如，IEEE-754標準也支持64位(雙精度)和擴展浮點表示(如80位格式)，并且存在其它的非IEEE-754浮點表示。此外，本領域的一般技術人員可以理解，本發(fā)明的教導并不嚴格限于浮點數(shù)范圍，而是可以全部或部分地應用于其它數(shù)字類型和格式，包括(但不限于)整數(shù)和其它定點數(shù)。
特定地包括超越函數(shù)在內的許多數(shù)學函數(shù)都是通過使用諸如牛頓—拉弗森方法之類的數(shù)字逼近技術用浮點計算機數(shù)學的方式計算的。諸如上面提及的牛頓—拉弗森方法的許多這些逼近技術都是迭代的，這意味著必須完成逼近方法的若干次連續(xù)迭代才能獲得正在討論的應用的足夠精度的逼近。由于迭代地計算這些函數(shù)非常耗時的特性，支持浮點運算的某些處理器體系結構包括用于獲取正在討論的函數(shù)的快速估計的指令，通過逼近技術的少數(shù)幾次迭代，如牛頓—拉弗森的一次迭代，可以使快速估計更精確。通常，這是通過將表查找操作與線性、多項式或其它內插步驟進行組合來實現(xiàn)的。然而，由于該運算的復雜特性，此類指令可能需要大的等待時間延遲，從而會影響其性能并且會增加下層硬件的復雜性。
本發(fā)明的優(yōu)選實施方式試圖通過將該估計處理分成兩條指令而非單一指令來降低其復雜性。圖2是表示根據(jù)本發(fā)明之優(yōu)選實施方式的計算函數(shù)估計的處理的流程圖。
正如方塊200表示的那樣，該估計處理以單一指令開始，其中通過使用該指令的輸入操作數(shù)借助表查找來獲取用于隨后的線性內插的底數(shù)值和斜率參數(shù)。在本發(fā)明的優(yōu)選實施方式中，該指令返回32位字形式的參數(shù)，32位字構成內插參數(shù)的組合位表示。正如圖3所示和在附隨文字中描述的那樣，上述組合的格式是按以下方式排列的，當將其解釋為一個IEEE-754浮點數(shù)時，內插參數(shù)的32位表示也是將要估計的函數(shù)的低精度估計。因此，作為圖2描述的處理的可選的估計處理僅僅包括方塊200，其特征是速度較快，但精度較低。
接著，正如方塊202表示的那樣，該處理器在先前獲得的底數(shù)值和斜率上執(zhí)行第二條指令，其中該處理器使用該底數(shù)值和斜率來執(zhí)行線性內插，以獲取在原始操作數(shù)的值上評估的所需函數(shù)的估計。請注意，雖然本發(fā)明的優(yōu)選實施方式利用線性內插來完成估計處理，但是本領域的一般技術人員應該理解，可以使用包括其它多項式內插方案在內的其它形式的逼近來代替線性內插，而并不背離本發(fā)明的范圍和實質。
上述兩個指令方案的優(yōu)點在于，處理器的數(shù)據(jù)通路上只需級聯(lián)很少硬件就能執(zhí)行估計。事實上，可以在支持指令級并行處理的處理器中的獨立功能單元中執(zhí)行查找操作和內插操作。
圖3和圖4是提供圖2描述的兩條指令的更詳細的說明的示圖。圖3是表示執(zhí)行圖2中的方塊200表示的初始表查找操作的處理的示圖。在本例中，我們把該指令稱作“fes1”(表示“第一函數(shù)估計指令”)。在圖3中執(zhí)行的指令是“fes1 X，r1”，其含義是查找操作數(shù)X的底數(shù)和斜率值并將該底數(shù)和斜率值存儲在寄存器r1中。浮點數(shù)300表示操作數(shù)X，以IEEE-754標準格式表示。在計算倒數(shù)估計的優(yōu)選實施方式中，使用浮點數(shù)300的尾數(shù)的5個最高有效位作為索引來查找表304，表304包含任意尾數(shù)的5個最高有效位的32個不同組合的每個組合中底數(shù)和斜率值?？梢允褂梦矓?shù)和指數(shù)位的其它組合作為索引而并不背離本發(fā)明的范圍和實質。例如，用于平方根倒數(shù)估計函數(shù)的索引將需要包括至少一個指數(shù)位(最低有效指數(shù)位)，這是因為平方根倒數(shù)函數(shù)的尾數(shù)值取決于該函數(shù)的自變量的指數(shù)是偶數(shù)還是奇數(shù)。從查找表304中檢索的內容由處理器放入到目的寄存器(此處為“r1”)中，作為底數(shù)值和斜率值的位組合的表示306，用于執(zhí)行內插以獲得在操作數(shù)X上評估的特定函數(shù)的估計。
和浮點數(shù)300一樣，底數(shù)/斜率表示306是一個32位數(shù)，從而有助于在32位處理器上執(zhí)行指令fes1。底數(shù)/斜率表示306包括符號位308、8位指數(shù)值310、13位底數(shù)尾數(shù)值312以及10位斜率值314。不需要用于斜率的指數(shù)值，這是因為所需精度是由底數(shù)指數(shù)值310達到的(至少對于倒數(shù)和平方根倒數(shù)函數(shù))。
該處理器通過表查找檢索尾數(shù)值312和斜率值314，同時該處理器根據(jù)管理將要估計的特定函數(shù)的規(guī)則來對符號位308和指數(shù)值310進行計算。在倒數(shù)的情況中，該處理器從浮點操作數(shù)300的符號位309中復制符號位308。在平方根倒數(shù)的情況中，由于平方根倒數(shù)只是為正數(shù)X定義的，所以符號位308僅為正。通過在浮點操作數(shù)300的指數(shù)值311上執(zhí)行簡單運算，例如加上或減去偏移和移位，來計算指數(shù)值310。該處理器從表中檢索該偏移值以及尾數(shù)值312和斜率值314。
在這一點上，應注意底數(shù)/斜率表示306中的位字段的排列非常接近圖1描述的IEEE-754浮點數(shù)格式。由于底數(shù)尾數(shù)值312本身是正在估計的函數(shù)的低精度估計，并且由于底數(shù)尾數(shù)值312所處的位置是IEEE-754表示(如圖1)中的尾數(shù)字段106的最高有效位，所以底數(shù)/斜率表示306本身完全是正在討論的函數(shù)的低精度估計。因此，當程序員希望犧牲精度獲取計算速度時，可以按原樣使用底數(shù)/斜率表示306作為正在討論的函數(shù)的低精度估計。否則，可以將底數(shù)/斜率表示306顯示為如圖4所描述的隨后的內插指令的輸入。
正如圖4所示，內插指令(此處為“fes2”)將原始操作數(shù)(浮點數(shù)300)和底數(shù)/斜率表示306作為輸入。在本例中，可以將該指令記作“fes2 X，r1，r2”，其含義是通過使用X作為操作數(shù)并且通過使用寄存器r1的內容作為底數(shù)/斜率表示，來計算內插值，然后將其結果存儲到寄存器r2中。從底數(shù)尾數(shù)值312中(在規(guī)格化數(shù)字的情況中，認為二進制小數(shù)點的左側是隱含的1)，減去兩個數(shù)的乘積。該處理器獲得該乘積中的第一個因數(shù)，其方法是，把斜率位314放到二進制小數(shù)點右側的第四個位置(例如，如果斜率位串是1101110101，則第一個因數(shù)是0.0001101110101)。該乘積中的第二個因數(shù)是由X(浮點數(shù)300)的尾數(shù)的18位最低有效位400組成的。接著，把減法運算的結果乘以該底數(shù)/斜率表示的符號和指數(shù)。然后由處理器對得到的乘積進行規(guī)格化，并放入到內插結果406的23位尾數(shù)412、符號位408以及8位指數(shù)部分410中。
圖5說明信息處理系統(tǒng)501，該系統(tǒng)是能夠執(zhí)行與本發(fā)明之優(yōu)選實施方式有關的在此描述的主計算機的計算操作的計算機系統(tǒng)的簡化示例。計算機系統(tǒng)501包括與主機總線502相連的處理器500。第二層(L2)高速緩沖存儲器504也和主機總線502相連。主機到PCI橋506和主存儲器508相連，包括高速緩沖存儲器和主存儲器控制功能，并且提供總線控制以處理PCI總線510、處理器500、L2高速緩沖存儲器504、主存儲器508和主機總線502之間的傳送。主存儲器508和主機到PCI橋506以及主機總線502相連。諸如局域網(wǎng)(LAN)卡530的完全由主處理器500使用的設備和PCI總線510相連。服務處理器接口和ISA訪問通路512提供PCI總線510和PCI總線514之間的接口。由此，將PCI總線514和PCI總線510隔離。諸如閃存存儲器518的設備和PCI總線514相連。在一種實現(xiàn)方式中，閃存存儲器518包括BIOS代碼，后者包括對于多種低層系統(tǒng)功能和系統(tǒng)引導功能必要的處理器可執(zhí)行代碼。
PCI總線514提供主處理器500和包括例如閃存存儲器518在內的服務處理器516共享的多種設備的接口。PCI到ISA橋535提供總線控制以處理PCI總線514和ISA總線540、通用串行總線(USB)功能性545、電源管理功能性555之間的傳送，并且可以包括未示出的其它功能元件，如實時時鐘(RTC)，DMA控制，中斷支持和系統(tǒng)管理總線支持。非易失RAM 520和ISA總線540相連。服務處理器516包括JTAG和I2C總線522，用于在初始化步驟期間與處理器500通信。同時，JTAG/I2C總線522和L2高速緩沖存儲器504、主機到PCI橋506以及主存儲器508相連，以便提供在處理器、服務處理器、L2高速緩沖存儲器、主機到PCI橋和主存儲器之間的通信通道。服務處理器516也可以訪問系統(tǒng)電源資源，以便關閉信息處理設備501。
外圍設備和輸入/輸出(I/O)設備可以和各種接口(例如，和ISA總線540相連的并行接口562、串行接口564、鍵盤接口568和鼠標接口570)相連。可選擇地，可以把許多I/O設備容納于和ISA總線540相連的超級I/O控制器(未示出)內。
為了把計算機系統(tǒng)501連接到另一個計算機系統(tǒng)上以通過網(wǎng)絡復制文件，把局域網(wǎng)卡530連接到PCI總線510上。類似地，為了把計算機系統(tǒng)501連接到ISP上以使用電話線連接來連接到因特網(wǎng)，把調制解調器575連接到串行端口564和PCI到ISA橋535上。
盡管圖5中描述的計算機系統(tǒng)能夠支持本文描述的指令集體系結構，但是該計算機系統(tǒng)只是計算機系統(tǒng)的一個例子。本領域的熟練技術人員可以理解，許多其它計算機系統(tǒng)設計能夠執(zhí)行本文描述的處理。
該發(fā)明的特定方面和可能實施方式屬于軟件領域。特別地，為了利用本發(fā)明的優(yōu)選實施方式的特征，必須執(zhí)行包含根據(jù)本發(fā)明的教導的估計指令的軟件。本發(fā)明的一種實施方式也可以包括或采取微代碼的形式，微代碼是處理器內部的軟件，微碼規(guī)定執(zhí)行指令所需的某些詳細控制步驟。
作為本文使用的術語，軟件是例如駐留在計算機(處理器的內部或其外部)的存儲器(隨機存取存儲器或只讀存儲器)中的代碼模塊中的指令集(程序代碼)或其它功能性描述材料。在計算機需要以前，可以把指令集存儲在另一個計算機存儲器中，例如，存儲在硬盤或諸如光盤(以便最終在CD-ROM中使用)或軟盤(以便最終在軟盤驅動器中使用)的可移動的存儲器中，或者經(jīng)由因特網(wǎng)或其它計算機網(wǎng)絡進行下載。因此，本發(fā)明可實現(xiàn)為計算機中使用的計算機程序產品。另外，盡管可以很方便地在由軟件選擇激活或重新配置的通用計算機中常規(guī)地實現(xiàn)本文描述的各種方法，但是本領域的一般技術人員還將理解，可以用硬件、固件或構造用來執(zhí)行所需方法步驟的專用設備執(zhí)行此類方法。功能性描述材料是賦予機器功能性的信息。功能性描述材料包括但不限于，計算機程序、指令、規(guī)則、事實、可計算的函數(shù)的定義、對象和數(shù)據(jù)結構。
盡管已經(jīng)展示并描述了本發(fā)明的特定實施方式，但是對于本領域的熟練技術人員是明顯的根據(jù)本文的教導，可以作出各種變更和修改而并不背離本發(fā)明及其更廣泛的方面。因此，所附權利要求書的范圍將包含屬于本發(fā)明之實質和范圍內的所有此類變更和修改。此外，應該懂得，該發(fā)明完全是由所附權利要求書限定的。本領域的熟練技術人員懂得，如果所引入的權利要求要素的具體數(shù)目是有意的，則將在該權利要求中明確陳述此類意圖，而在缺少此類陳述的情況下，此限制將不存在。作為有助于理解的非限制性的例子，后面所附權利要求書包含用來引入權利要求要素的引入短語“至少一個”以及“一個或多個”的用法。然而，不應把此類短語的使用解釋為暗示由不定冠詞“一個”引入的權利要求要素把包含此類所引入的權利要求要素的任何特定權利要求限制為僅僅包含一個此類要素的發(fā)明，即使同一權利要求包括引入短語“一個或多個”或“至少一個”以及諸如“一個”的不定冠詞；對權利要求中定冠詞的使用也應如此理解。
權利要求
1.一種計算機實現(xiàn)的方法，包括在至少一個操作數(shù)上執(zhí)行第一指令以獲得第一指令結果，其中該第一指令對應于要估計的函數(shù)，并且其中該第一指令結果包括內插函數(shù)的參數(shù)集。
2.如權利要求1的方法，其中該第一指令是原子指令。
3.如權利要求1的方法，其中該第一指令是處理器的本機機器語言中的單個指令。
4.如權利要求1的方法，進一步包括在至少該第一指令結果上執(zhí)行第二指令以獲得第二指令結果，其中執(zhí)行該第二指令包括就像在該至少一個操作數(shù)上進行的評估那樣，在所述參數(shù)集上評估該內插函數(shù)以獲得作為該第二指令結果的該要估計的函數(shù)的逼近值。
5.如權利要求4的方法，其中該第二指令是在該第一指令結果和該至少一個操作數(shù)上執(zhí)行的。
6.如權利要求4的方法，其中該函數(shù)是倒數(shù)函數(shù)。
7.如權利要求4的方法，其中該函數(shù)是平方根倒數(shù)函數(shù)。
8.如權利要求4的方法，其中該第二指令是作為融合的加乘運算執(zhí)行的。
9.如權利要求1的方法，其中該參數(shù)集包括底數(shù)值和斜率值。
10.如權利要求1的方法，其中該第一指令結果形成單一數(shù)值字。
11.如權利要求10的方法，其中當把該單一數(shù)值字解釋為單一數(shù)值時，該單一數(shù)值字表示該要估計的函數(shù)的估計。
12.如權利要求1的方法，進一步包括在另外的至少一個操作數(shù)上執(zhí)行第三指令以獲得第三指令結果；在該第三指令結果上執(zhí)行該第二指令以獲得要估計的第二函數(shù)的第二估計。
13.如權利要求1的方法，其中該至少一個操作數(shù)包括浮點操作數(shù)。
14.一種計算機可讀介質中的計算機程序產品，該計算機程序產品包括功能性描述材料，其中當由計算機執(zhí)行時，使得該計算機執(zhí)行權利要求1-13之任一權利要求所述的操作。
15.一個處理器，包括用于在至少一個操作數(shù)上執(zhí)行第一指令以獲得第一指令結果的裝置，其中該第一指令相當于要估計的函數(shù)，并且其中該第一指令結果包括內插函數(shù)的參數(shù)集。
16.如權利要求15的處理器，進一步包括用于在至少該第一指令結果上執(zhí)行第二指令以獲得第二指令結果的裝置，其中執(zhí)行該第二指令包括就像在該至少一個操作數(shù)上進行的評估那樣，在所述參數(shù)集上評估該內插函數(shù)以獲得作為該第二指令結果的該要估計的函數(shù)的逼近值。
17.如權利要求16的處理器，其中該函數(shù)是倒數(shù)函數(shù)。
18.如權利要求17的處理器，其中該函數(shù)是平方根倒數(shù)函數(shù)。
全文摘要
本發(fā)明的優(yōu)選實施方式提供用于支持高精度浮點函數(shù)估計的方法、計算機程序產品和處理器設計，其中將浮點函數(shù)估計分成兩條指令低精度表查找指令和線性內插指令。通過使用此方案可以實現(xiàn)不同函數(shù)的估計為每個不同的函數(shù)提供獨立的表查找指令，而只需單個內插指令，這是因為單個內插指令可以執(zhí)行任意一個要估計的函數(shù)的內插步驟。因此，本發(fā)明的優(yōu)選實施方式引起的系統(tǒng)開銷遠遠少于專用硬件引起的系統(tǒng)開銷，同時還能保持統(tǒng)一的FPU等待時間，從而可以提供簡單得多的控制邏輯。
文檔編號G06F9/30GK1862483SQ200610008370
公開日2006年11月15日 申請日期2006年2月21日 優(yōu)先權日2005年5月12日
發(fā)明者?！ずさ潞? 戈登·克萊德·福薩姆, 哈姆·彼得·霍夫施蒂, 布拉德·威廉·邁克爾, 西爾維亞·梅利塔, 瓦·喬恩·奧 申請人:國際商業(yè)機器公司