專利名稱：用于串行互連結(jié)構(gòu)的動態(tài)通道、電壓和頻率調(diào)節(jié)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明領(lǐng)域一般涉及計算系統(tǒng)，更具體的，涉及用于串行互連結(jié)構(gòu)的動態(tài)通道、電壓和頻率調(diào)節(jié)。
背景技術(shù)：
圖1a示出了總線120?？偩€120是一種“共享介質(zhì)”通信結(jié)構(gòu)，用于在電子器件101a-10Na和110a之間傳輸通信。共享介質(zhì)是指相互通信的器件101a-10Na與110a共享和連接到同一電子線路120。也就是說，線路120是由器件101a-10Na與110a中的任一器件用來與器件101a-10Na與110a中的任何其他器件進行通信的共享資源。例如，如果器件101a希望與器件10Na進行通信，則器件101a將沿線路120向器件10Na發(fā)送信息；如果器件103a希望與器件110a進行通信，則器件103a將沿同一線路120向器件110a發(fā)送信息，等等。
傳統(tǒng)上，計算系統(tǒng)使用總線。例如，就某些IBM兼容PC機而言，總線120對應(yīng)于PCI總線，而器件101a-10Na對應(yīng)于“I/O”器件(如局域網(wǎng)(LAN)網(wǎng)絡(luò)適配器卡、調(diào)制解調(diào)器、硬盤存儲裝置，等等)，器件110a對應(yīng)于I/O控制集線器(ICH)。又例如，就某些多處理器計算系統(tǒng)而言，總線120對應(yīng)于“前端”總線，而器件101a-10Na對應(yīng)于微處理器，器件110a對應(yīng)于內(nèi)存控制器。
由于稱為“電容性負載”的人為現(xiàn)象(artifact)的緣故，當計算系統(tǒng)速度增加時，總線變得越來越不實用。基本上，當任何線路的電容性負載增加時，線路傳輸信息的最大速度將降低。也就是說，線路的電容性負載與該線路的速度之間成逆相關(guān)。每個加入線路的器件均將導(dǎo)致線路的電容性負載增加。從而，因為總線通常連接多個器件，因而通常認為總線線路120帶有較大的電容負載。
在過去，當計算系統(tǒng)時鐘速度相對較低時，計算系統(tǒng)總線上的電容性負載未成為一個嚴重的問題，因為下降了的總線線路最大速度(由于電容性負載的緣故)仍遠大于計算系統(tǒng)內(nèi)部時鐘的速度。然而，對于當今的一些計算系統(tǒng)而言，情況卻不一樣。這些年來，隨著計算系統(tǒng)時鐘速度的持續(xù)提高，現(xiàn)在的計算系統(tǒng)速度正在達到(并且/或者可能超過)帶有很高電容負載(如總線線路120)的線路的最大速度。其它與提高總線速度相關(guān)的問題是信號失真。
因此，計算系統(tǒng)正在向“基于鏈路”的器件至器件的互連方案轉(zhuǎn)變。圖1b示出了與圖1a相關(guān)的比較性實例。根據(jù)圖1b的方法，計算系統(tǒng)器件101a-10Na和110a通過由高速雙向點到點鏈路1301至130N構(gòu)成的網(wǎng)絡(luò)140進行互連。雙向點到點鏈路通常包括第一單向點到點鏈路(以第一方向傳送信息)和第二單向點到點鏈路(以第二方向(與第一方向相反)傳送信息)。因為單向點到點鏈路通常僅具有一個端點，因此它的電容性負載比共享型的總線的電容性負載小得多。
可以用銅線或光纖以及合適的驅(qū)動器與接收器來構(gòu)建(如用于銅線電纜的單線或差分線路驅(qū)動器和接收器；以及用于光纖的激光或LED E/O發(fā)射器和O/E接收器，等等)各個點到點鏈路。圖1b中的網(wǎng)絡(luò)140是簡單的，因為每一器件均通過點到點鏈路與其余的器件相連。在更復(fù)雜的方案中，網(wǎng)絡(luò)140是具有路由/交換節(jié)點的網(wǎng)絡(luò)。此時，每一器件無需通過點到點鏈路連接到其余器件。相反，可通過路由/交換節(jié)點來進行跨越多個鏈路的跳躍，以將信息從源器件傳送至目的器件。取決于實施方式，路由/交換功能可以是存在于網(wǎng)中的獨立功能，或可以被整合到計算系統(tǒng)的獨立器件(如處理器、內(nèi)存控制器、I/O單元，等等)之中。
圖2示出了一種可稱為“多通道”單向點到點鏈路的單向點到點鏈路的放大圖。多通道單向點到點鏈路包括多個串行信道，這些信道稱為“通道”。參考圖2，例如，可將器件201視為基于鏈路的計算系統(tǒng)中的第一器件，將器件202視為基于鏈路的計算系統(tǒng)中的第二器件。它們之間的單向點到點鏈路205包括通道1至通道N的N條通道。
每條通道均是可以實施成差分信號線路、單端信號線路或光纖信道的串行信道。在運行中，發(fā)射器203接收將通過鏈路205發(fā)送到接收器204的數(shù)據(jù)。在其輸入端處，發(fā)射器203將接收的數(shù)據(jù)分散到N個通道上。例如，如果發(fā)射器203的輸入為8個字節(jié)的字且N＝8，則一種簡單的發(fā)射器設(shè)計將執(zhí)行以下方案在通道0上傳送輸入字的第一字節(jié)，在通道1上傳送輸入字的第二字節(jié)；...等等；并且，在通道N上傳送輸入字的第8字節(jié)(其中N＝8)。接收器204將接收這8個字節(jié)，保證它們的對準，并在其輸出端給出該8個字節(jié)的字(從而完成了該字從器件201至202的傳輸)。
在其它方法中，通道不傳送來自同一并行字的數(shù)據(jù)，而是將它們視為獨立的通信通道。例如，如果將通道0作為第一通信信道進行傳輸，將通道1作為第二通信信道進行傳輸，則通道0攜帶的數(shù)據(jù)的源(如將數(shù)據(jù)發(fā)送到發(fā)射器203的實體)不同于通道1攜帶的數(shù)據(jù)的源。
一個問題是，往往將發(fā)射器設(shè)計成包含具有以下屬性的電路(如CMOS電路)當通道的速度增加時，上述電路的功耗增加得更多。


在附圖中，通過舉例而非限制的方式說明了本發(fā)明，其中，相似的附圖標記表示相似的元件 圖1a示出了通過總線互連的器件； 圖1b示出了通過由點到點鏈路組成的網(wǎng)絡(luò)進行互連的器件； 圖2示出了多通道單向點到點鏈路； 圖3示出了將通道速度、運行的通道數(shù)目和電源電壓作為輸入?yún)?shù)的多通道單向點到點鏈路的發(fā)射器； 圖4a-4c示出了用于控制以上結(jié)合圖3所述的三種參數(shù)的不同實施方式； 圖5示出了在I/O控制集線器和I/O設(shè)備之間使用點到點鏈路的計算系統(tǒng)的示范性模型。
具體實施例方式圖3示出了用于多通道單向點到點鏈路的發(fā)射器設(shè)計303，該發(fā)射器為一起決定了發(fā)射器的功耗和帶寬的三個變量(通道速度、運行通道的數(shù)目、電源電壓)提供了變量控制。此處，應(yīng)將發(fā)射器的帶寬理解為多通道單向點到點鏈路的帶寬；而該帶寬又受到運行通道數(shù)目的影響。例如，如果存在8條運行通道，且每條通道均以800Mb/s的速度運行，則與發(fā)射器相關(guān)的多通道單向點到點鏈路的帶寬為6.4Gb/s(即，8×800Mb/s＝6400Mb/s＝6.4Gb/s)。
通過允許通道速度、運行通道的數(shù)目和電源電壓成為可編程參數(shù)，發(fā)射器可配置為在降低的功耗下以合適的帶寬運行。然而，在討論如何使用這些可編程參數(shù)來提供可接受的帶寬和降低的功耗之前，首先對圖3中的發(fā)射器303的設(shè)計進行討論。
根據(jù)圖3中的發(fā)射器設(shè)計303，每條通道具有將并行信息位排隊的隊列，其中，可將每一單位的并行信息位稱為“字”。例如，在為8條運行通道中的每一條通道提供來自較大的64位輸入的不同字節(jié)信息的背景下繼續(xù)以上討論的例子，則每個隊列將接收這些不同字節(jié)中的一個字節(jié)，且可以將每個字節(jié)稱為字(例如，隊列3101接收第一個字/字節(jié)，隊列3102接收第二個字/字節(jié)，等等)。為簡單起見，未在圖3中示出為通道輸入隊列310饋送信號的電路。
將每個排隊的字從其隊列中移走，然后，由每條通道上的并-串轉(zhuǎn)換和編碼模塊處理該字(即，從隊列3101中移出的字由并-串轉(zhuǎn)換和編碼模塊3201處理；從隊列3102中移出的字由并-串轉(zhuǎn)換和編碼模塊3202處理，等等)。并-串轉(zhuǎn)換和編碼模塊實現(xiàn)兩個功能1)并-串轉(zhuǎn)換；2)串行編碼。
并-串轉(zhuǎn)換是將字轉(zhuǎn)換成串行位流的過程。例如，繼續(xù)通道的字大小為1個字節(jié)的這個實例，相應(yīng)的并-串轉(zhuǎn)換將來自隊列中的每個字節(jié)轉(zhuǎn)換成一個8位的串行流。串行編碼是試圖降低數(shù)據(jù)訛誤(因特定數(shù)據(jù)模式和在通道的接收端處理這些特定數(shù)據(jù)模式的方式而導(dǎo)致了這種數(shù)據(jù)訛誤)的概率的過程。存在各種形式的串行編碼技術(shù)，如4B/5B和8B/10B。
應(yīng)當注意，通道速度由各個位置身于串行位流的速度決定，其中，串行位流通過并-串轉(zhuǎn)換過程(并且，通常也通過串行編碼技術(shù))創(chuàng)建。因為并-串轉(zhuǎn)換和串行編碼電路由時鐘信號計時，因此上述速度是時鐘信號頻率的函數(shù)。時鐘信號由鎖相環(huán)(PLL)電路340生成，并(沿如圖3所示的路線)提供給3201至320N中的每一個并-串轉(zhuǎn)換和編碼模塊。
此處，注意PLL電路340包括用來設(shè)置PLL輸出時鐘信號的頻率的輸入360。在第一個實施例中，輸入360流至PLL的反饋分頻器，以設(shè)置PLL的輸入振蕩頻率的頻率倍增(multiplication)。在第二個實施例中，輸入360直接設(shè)置PLL輸入振蕩頻率(例如，通過復(fù)用來自不同輸入振蕩器的信號，或使用能配置振蕩器頻率的輸入振蕩器)。
不論如何控制PLL輸出時鐘信號頻率，應(yīng)當注意，控制該頻率的能力對應(yīng)于上述三個可以為發(fā)射器303配置的參數(shù)之一。也就是說，通道速度最初被稱為上述三個可配置參數(shù)之一，且從之前的討論可以看出，通道速度是PLL輸出時鐘信號頻率的函數(shù)-這表明PLL的輸入360對應(yīng)于上述調(diào)節(jié)參數(shù)中的第一個參數(shù)通道速度。
在繼續(xù)之前，注意在一些實施例中，可以完全取消串行編碼功能。也就是說，數(shù)據(jù)完整性問題(無論什么原因)不是人們非常關(guān)心的問題，或者，已在包括發(fā)射器303的系統(tǒng)中的更高層級上執(zhí)行了編碼功能。在這些情況下，可以將電路電路320視為包括并-串轉(zhuǎn)換電路(如并-串轉(zhuǎn)換器)的并-串轉(zhuǎn)換模塊。
上述三個可配置參數(shù)中的第二個參數(shù)是運行通道的數(shù)目。一旦完成并-串轉(zhuǎn)換和編碼，則將沿每條運行通道創(chuàng)建的經(jīng)過編碼的位流送至驅(qū)動器電路(例如，將模塊3201產(chǎn)生的經(jīng)過編碼的位流送至驅(qū)動器3301，將模塊3202產(chǎn)生的經(jīng)過編碼的位流送至驅(qū)動器3302等等)。驅(qū)動器是1)一種設(shè)計成在延伸距離上驅(qū)動電子位流的電子電路；或是2)將電子位流轉(zhuǎn)換成送至光纖的、用于在延伸距離上傳輸?shù)墓獾碾?光發(fā)射器。
無論驅(qū)動器3301至330N是電子驅(qū)動器還是電/光驅(qū)動器，注意它們中的每個驅(qū)動器都具有其自身的相應(yīng)的啟用/停用輸入3801至380N。啟動驅(qū)動器的啟用輸入導(dǎo)致驅(qū)動器被啟用，這使得它能執(zhí)行它的驅(qū)動功能。停用驅(qū)動器的啟用輸入導(dǎo)致驅(qū)動器被停用，這使得它不能執(zhí)行其驅(qū)動功能。因為在驅(qū)動器被停用時實際上關(guān)斷了驅(qū)動器電路(和/或電/光驅(qū)動器情形中的光源)，因而，驅(qū)動器被停用時消耗的功率遠少于其被啟用時消耗的功率。
因此，驅(qū)動器啟用/停用線路380控制存在多少條運行通道，并通過這種控制影響了整個發(fā)射器303的功耗。此處，盡管圖3中沒有具體的示出，但也可用到達特定通道驅(qū)動器的啟用線來啟用/停用通道驅(qū)動器之前的電路(如通道的并-串轉(zhuǎn)換和編碼模塊和/或通道的隊列)。這樣，對每一條具有固定通道速度的通道而言，增加運行通道的數(shù)目將增加發(fā)射器總體的功耗(因為更多的電路將處于“開”狀態(tài))。
而且，至少對CMOS電路而言，增加運行通道的通道速度(通過增加PLL輸出時鐘信號頻率)也會增加發(fā)射器的功耗。從而，從總體上看來，運行通道數(shù)目和通道速度不僅決定了發(fā)射器的總帶寬(在本部分的開始處詳細地討論過)-也在決定發(fā)射器的總功耗上發(fā)揮著重要作用。一般地，最好將功耗保持在較低水平，對膝上型電腦之類的電池供電設(shè)備而言，更是如此(以延長電池有電時的運行期限)。
圖3中所示的發(fā)射器設(shè)計303能調(diào)節(jié)通道速度和運行通道的數(shù)目，并能配置具體的所希望的帶寬，以降低發(fā)射器的功耗。
例如，假設(shè)功耗隨時鐘速度頻率的每一次增加非線性增加，并隨運行通道的每一次增加線性增加，則這表明1)通過減少運行通道數(shù)目和付出增加通道速度的代價，“低帶寬”鏈路可以得到它們的最低功耗工作點；2)通過降低通道速度和付出增加運行通道數(shù)目的代價，“高帶寬”鏈路可以得到它們的最低功耗工作點。前者的例子是，可以將100Mb/s的鏈路配置為以100Mb/s的速度運行的單條通道(即，將運行通道的數(shù)目降至最小值1)。后者的例子是，可以將3.2Gb/s的鏈路配置為啟用所有N＝16條信道，且每條通道配置成以200Mb/s的速度運行(即，通道速度僅僅是前一實例的兩倍而運行通道數(shù)變?yōu)樵瓉淼?6倍)。
本領(lǐng)域技術(shù)人員可以確定達到或至少接近于具體鏈路帶寬下的最低發(fā)射器功耗工作點的通道速度和運行驅(qū)動器數(shù)目的精確組合；并且，該組合是所用技術(shù)的函數(shù)(如，電子的相對于電-光的，CMOS相對于Bi-CMOS，2.5um相對于90nm，等等)。這樣，對于本說明書的目的而言，詳細討論如何確定適當?shù)慕M合便顯得既不必要也不實際。為任一帶寬(如，為一條2Gb/s鏈路一條2Gb/s通道；或2條1Gb/s通道；或4條500Mb/s通道；或8條250Mb/s的通道，等等)給出可能很多種不同組合，以提供不同的功耗工作點-至少這些點的其中之一處于或最接近于發(fā)射器的理論上的最低功耗工作點(不管發(fā)射器采用何種技術(shù))-這才是本文著重強調(diào)的地方。
第三個可編程特征是驅(qū)動器自身的功耗。圖3的架構(gòu)示出各驅(qū)動器從電源總線390接收相同的電源電壓。此處，應(yīng)當懂得，電源總線390上提供的實際電源電壓也是可以調(diào)節(jié)的。例如，根據(jù)一個實施例，電源總線390上給出的電源電壓可以是3.3v、2.5v、1.8v或1.3v中的任意值。此外，盡管在圖3中沒有示出(與啟用線380相似)，但是可以將電源總線設(shè)置成為每條通道的驅(qū)動器之前的電路供電。這樣，通過調(diào)節(jié)電源電壓可以直接影響每條通道的功耗。
然而，在各個實施例中，尤其是在“片外”驅(qū)動器的情形中，將驅(qū)動器精心設(shè)計成自身具有更高的電源電壓(與驅(qū)動器之前的電路相比)，以通過通道將更強的信號驅(qū)動到接收器(即驅(qū)動器必須驅(qū)動的“負載”)。無論如何，由于對大多數(shù)(如果不是全部)電子電路而言，較低的電源電壓導(dǎo)致了較低的功耗，因而，通過調(diào)節(jié)電源電壓，可以進一步調(diào)節(jié)各運行通道的功耗。
此處，在大多數(shù)情況下，將為發(fā)射器配置可接受的最低電源電壓。大多數(shù)情況下，兩個能影響該可接受的最低電源電壓的最重要因素是1)所用技術(shù)規(guī)定的最低電源電壓(如用于0.25微米CMOS工藝的1.8v電壓)；2)根據(jù)通道速度，為任何驅(qū)動器配置的要驅(qū)動的最大負載大小。
在前者的情況下，一般地，不能將電源電壓設(shè)置在規(guī)定的最低電源電壓之下(除非征詢了工藝和/或晶體管級的設(shè)計工程師，和/或進行了全面的建模仿真)。在后者的情況下，可以由本領(lǐng)域技術(shù)人員根據(jù)各種因素(如發(fā)射器與接收器之間的通道距離(通道長度))和通道是否被實施成受控的阻抗傳輸線)來決定最大負載大小。一般而言，通道負載越大，通道速度越高，則需要更大的電源電壓來確保在鏈路的接收器末端處以可接受的方式接收數(shù)據(jù)。再一次地，本領(lǐng)域技術(shù)人員可以確定關(guān)于通道速度、運行通道數(shù)目和通道電源電壓的合適的折中，以配置與處于或最接近于理論上功耗最低工作點的工作點(從多個可能的工作點中選出)對應(yīng)的發(fā)射器工作點。
從而，回憶起來，對特定的鏈路帶寬而言，圖3中的發(fā)射器設(shè)計能通過三個參數(shù)(通道速度、運行通道數(shù)目，通道的電源電壓)對發(fā)射器功耗進行調(diào)節(jié)。根據(jù)圖3，由帶寬和功耗控制模塊370執(zhí)行為特定應(yīng)用確定這三個參數(shù)的功能。在實際中，可以根據(jù)許多種不同技術(shù)(如執(zhí)行軟件、參考查找表、通過組合邏輯電路進行處理，以及以上方式的組合，等等)之一在工作中根據(jù)需要來實現(xiàn)帶寬和功耗控制單元的“智能”(該智能實際上為應(yīng)用環(huán)境(如一個或多個帶寬與溫度)確定了正確的參數(shù)集合)。
在其它情況下，特別地，當預(yù)期應(yīng)用環(huán)境在發(fā)射器的使用期限內(nèi)保持“不變”時(例如，鏈路設(shè)置在膝上型電腦內(nèi)的各器件之間)，可以預(yù)先確定合適的上述組合(如通過上述的任意一種技術(shù))，并將該組合載入使用發(fā)射器的系統(tǒng)(如，將合適的參數(shù)下載到膝上型電腦的BIOS ROM中)中。每次系統(tǒng)開機時，將根據(jù)系統(tǒng)的出廠設(shè)置來配置發(fā)射器參數(shù)。以下，結(jié)合圖4a至4c更詳細地討論了關(guān)于帶寬和功耗控制370的某些更為詳細的和可能的實施方式。
根據(jù)圖4a至4c中的每一張圖，“云”401至少提供了某些初始信息，從這些信息中確定了用于特定環(huán)境的所有上述參數(shù)。此處，如上所述，可通過執(zhí)行軟件、參考一個或多個查找表、通過組合邏輯電路進行處理或這些方式的組合等方式來實現(xiàn)云401。在預(yù)期發(fā)射器環(huán)境在其使用期限內(nèi)發(fā)生變化的情況下，傾向于在包含發(fā)射器的系統(tǒng)(如計算系統(tǒng)或網(wǎng)絡(luò)系統(tǒng))中實施云401。在預(yù)期發(fā)射器環(huán)境在其使用期限內(nèi)保持不變的情況下，云401可以是在系統(tǒng)的制造過程中加載了合適信息的非易失性只讀存儲器(如計算系統(tǒng)的BIOSROM)。
圖4a對應(yīng)于一個實施例，在該實施例中，實際上提供了所有三個參數(shù)，并將它們載入寄存器空間402a。寄存器空間是可以加載信息的一個或多個寄存器區(qū)域。寄存器內(nèi)容的第一部分403a用于設(shè)置PLL輸出時鐘頻率(即，對應(yīng)于圖3中的PLL輸入360)。寄存器內(nèi)容的第二部分描述將被啟動的通道數(shù)目。
在一個遵循圖4a的實施例中，描述將被啟動的通道數(shù)目的寄存器內(nèi)容為二進制格式，且解碼器邏輯電路404a將該二進制表現(xiàn)形式轉(zhuǎn)換成“獨熱編碼”格式輸出480a。獨熱編碼格式為每條通道提供了位，其中，第一位狀態(tài)(如“1”)表示相應(yīng)的通道將被啟動，第二位狀態(tài)(如“0”)表示相應(yīng)通道將被停用。將各個位轉(zhuǎn)發(fā)到與之對應(yīng)的通道，以控制該通道的啟動狀態(tài)。寄存器空間內(nèi)容的第三部分407a指明了合適的電源電壓(例如，二進制格式的內(nèi)容)，然后，將該部分提供給可編程電壓源405。
根據(jù)圖4b的方法，使用二進制至獨熱編碼器405b，可以將指明運行的驅(qū)動器數(shù)目的寄存器空間402b的第二區(qū)406b實施成上述方式。并且，以使得可以從確定了PLL輸出時鐘頻率的寄存器空間402b的第一區(qū)403b確定電源電壓的方式將PLL時鐘頻率與電源電壓進行關(guān)聯(lián)。此處，第一區(qū)403與以上結(jié)合圖4a所述的內(nèi)容一致(即，它設(shè)置PLL輸出時鐘頻率)，但也用于設(shè)置電源電壓。
此處，將確定了PLL輸出時鐘頻率的信息送至查找表(LUT)410，該表格根據(jù)寄存器空間403b提供的信息確定了合適的電源電壓。根據(jù)該信息，查找表410提供了描述合適的電源電壓的參數(shù)(如字)。響應(yīng)對該參數(shù)的接收，可編程電源電壓405b為經(jīng)過配置的PLL輸出時鐘頻率提供了合適的電源電壓。此處，可以用非易失性ROM或隨機存取存儲器來實施LUT 410?；蛘?，可以用直接計算正確的電源電壓的組合邏輯來實施LUT 410。
除將PLL輸出時鐘頻率設(shè)置成合適的電源電壓的函數(shù)之外，圖4c與結(jié)合圖4b所述的內(nèi)容類似。也就是說，寄存器空間402c提供了關(guān)于將被啟動的驅(qū)動器數(shù)目的描述406c(然后，通過解碼器電路404c將該描述解碼成獨熱編碼)；并提供了關(guān)于合適的電源電壓的指示407c。響應(yīng)其對電源電壓指示407c的接收，LUT410c提供了設(shè)置PLL輸出時鐘頻率的信息。再一次地，可以用非易失性ROM或隨機存取存儲器來實施LUT 410。或者，可以用直接計算正確的電源電壓的組合邏輯來實施LUT 410。
在討論圖5之前，應(yīng)當注意，對特定帶寬而言，通過至少調(diào)節(jié)運行通道的數(shù)目和/或各信道的接收器(或者，還包括接收器之后的各種接收信道電路，如之后設(shè)有串-并轉(zhuǎn)換電路的解碼器)的電源電壓，鏈路的接收側(cè)可以以類似方式調(diào)節(jié)功耗。當然，接收側(cè)的運行通道的數(shù)目應(yīng)與發(fā)射側(cè)的運行通道的數(shù)目一致。
接收側(cè)電路通常是其發(fā)射側(cè)電路的鏡像，因此，參考圖3，在一個實施例中，各通道的接收電路包括接收器，隨后是串-并轉(zhuǎn)換和串行解碼電路，再后是緩沖器。此處，如果不存在接收器的跟隨電路(follow-on circuitry)，則將可編程電源連接到各通道的接收器的電源輸入端。如前所述，根據(jù)發(fā)射器電路的情形，可以將各通道配置成運行的或非運行的?？梢杂脧陌l(fā)射器側(cè)接收的時鐘信號對通道的運行信道計時。
圖5示出了計算系統(tǒng)的一個實施例。圖5的示范性計算系統(tǒng)包括1)一個或多個處理器501；2)內(nèi)存控制集線器(MCH)502；3)系統(tǒng)內(nèi)存503(存在不同類型的系統(tǒng)內(nèi)存，如DDR RAM，EDO RAM，等等)；4)高速緩存504；5)I/O控制總線(ICH)505；6)圖形控制器506；7)顯示器/屏幕507(其中存在不同類型的顯示器，如陰極射線管(CRT)，薄膜晶體管(TFT)，液晶顯示器(LCD)，DPL，等等)；8)一個或多個I/O設(shè)備508；9)一個或多個數(shù)據(jù)發(fā)射器509。所述一個或多個處理器501執(zhí)行指令，以執(zhí)行計算系統(tǒng)實施的任何軟件程序。這些指令通常涉及對數(shù)據(jù)的某些類型的操作。數(shù)據(jù)和指令均存儲在系統(tǒng)內(nèi)存503和高速緩存504中。通常將高速緩存504設(shè)計成比系統(tǒng)內(nèi)存503具有更短的等待時間。例如，可以將高速緩存504集成到處理器所在的相同硅芯片，和/或用速度較快的SRAM單元來構(gòu)建該高速緩存，同時用速度較慢的DRAM單元來構(gòu)建系統(tǒng)內(nèi)存503。
通過注意將更多的頻繁使用的指令和數(shù)據(jù)存儲在高速緩存504而非系統(tǒng)內(nèi)存503中，可以提高計算系統(tǒng)的總效率。有意識地讓計算系統(tǒng)內(nèi)的其他器件能夠使用系統(tǒng)內(nèi)存503。例如，在由一個或多個處理器501在實施軟件程序的過程中進行操作之前，從計算系統(tǒng)的各個接口(如鍵盤和鼠標、打印端口、局域網(wǎng)端口、調(diào)制解調(diào)器端口，等等)接收的數(shù)據(jù)或從計算系統(tǒng)的內(nèi)部存儲元件(如硬盤驅(qū)動器)獲取的數(shù)據(jù)通常臨時地在系統(tǒng)內(nèi)存503內(nèi)排隊。
類似地，在被發(fā)送或存儲之前，軟件程序確定應(yīng)通過一個或多個計算系統(tǒng)接口發(fā)往外部實體或存儲到內(nèi)部存儲元件的數(shù)據(jù)通常臨時地在系統(tǒng)503內(nèi)排隊。ICH 505負責確保這些數(shù)據(jù)在系統(tǒng)內(nèi)存503和它的適當?shù)南鄳?yīng)計算系統(tǒng)接口(以及內(nèi)部存儲設(shè)備，如果計算系統(tǒng)是這樣設(shè)計的)之間進行正確的流轉(zhuǎn)。MCH 502負責管理處理器501、接口和內(nèi)部存儲元件之間關(guān)于訪問系統(tǒng)內(nèi)存503的、可能在時間上彼此非常接近的競爭性請求。
也在典型的計算系統(tǒng)中實施了一個或多個I/O設(shè)備508。I/O設(shè)備通常負責將數(shù)據(jù)傳送到計算系統(tǒng)和/或從該系統(tǒng)(如網(wǎng)絡(luò)適配器)接收數(shù)據(jù)；或者，用于計算系統(tǒng)內(nèi)的大規(guī)模非易失性存儲器(如硬盤驅(qū)動器)。ICH 505在其本身和各I/O設(shè)備508之間具有雙向點到點鏈路。在一個實施例中，每一個雙向點到點鏈路包括兩條單向線，其中每條線的方向與另一條線的方向相反。可以將數(shù)據(jù)發(fā)射器509設(shè)置在任何點到點鏈路的驅(qū)動末端(處于各I/O設(shè)備508和ICH 505之間)上。
在之前的說明中，結(jié)合具體的示范性實施例描述了本發(fā)明。然而，顯然可以對這些實施例進行各種修改和變更，而不至于背離由所附權(quán)利要求確定的本發(fā)明的更為寬廣的精神和范圍。因此，應(yīng)將說明書和附圖視為說明而非限制性的。
權(quán)利要求
1.一種方法，包括在包括發(fā)射器的電路內(nèi)傳播電子信號，以選擇所述發(fā)射器的若干條通道；為所述通道中的各條通道設(shè)置速度，所述通道數(shù)目和速度決定了所述發(fā)射器的帶寬；并且，為所述通道中的每條通道設(shè)置驅(qū)動器電源電壓，其中因所述選擇和所述兩個設(shè)置而導(dǎo)致所述發(fā)射器消耗的功率低于在通道數(shù)目、通道速度和電源電壓的另一種可用組合下所述發(fā)射器消耗的功率。
2.如權(quán)利要求1所述的方法，其中，對所述特定帶寬而言，所述選擇和所述兩個設(shè)置在所述發(fā)射器的通道數(shù)目、通道速度和電源電壓的所有可用組合中導(dǎo)致的功耗最少。
3.如權(quán)利要求1所述的方法，其中，所述電子信號處于寄存器下游。
4.如權(quán)利要求2所述的方法，還包括在所述寄存器的下游向所述發(fā)射器的所述選定數(shù)目的通道執(zhí)行二進制編碼格式至獨熱編碼格式的轉(zhuǎn)換。
5.如權(quán)利要求1所述的方法，還包括設(shè)置鎖相環(huán)輸出信號頻率，以設(shè)置所述通道速度。
6.如權(quán)利要求1所述的方法，其中，所述鎖相環(huán)輸出信號頻率是所述電源電壓的函數(shù)。
7.如權(quán)利要求1所述的方法，其中，所述電源電壓是所述鎖相環(huán)輸出信號頻率的函數(shù)。
8.一種裝置，包括發(fā)射器，該發(fā)射器包括鎖相環(huán)電路，該電路包含用于調(diào)節(jié)所述鎖相環(huán)的輸出頻率的輸入；多條通道中的各通道的通道電路，每條通道電路包含其自身的位于所述鎖相環(huán)電路的時鐘信號輸出的下游的并-串轉(zhuǎn)換電路；啟用/停用輸入節(jié)點，用于啟動/停用與其對應(yīng)的通道；多個線路驅(qū)動器，包括位于所述串行編碼電路下游的連接的驅(qū)動器；以及至少連接到各所述通道電路的所述驅(qū)動器的可編程電壓源。
9.如權(quán)利要求8所述的裝置，還包括連接到所述鎖相環(huán)電路、所述電壓源和各所述通道電路的所述啟用/停用節(jié)點的帶寬和功耗控制電路。
10.如權(quán)利要求9所述的裝置，其中，所述帶寬和功耗控制電路還包括寄存器，該寄存器包括連接到所述鎖相環(huán)電路的所述輸入的第一輸出；連接到所述并-串轉(zhuǎn)換電路的輸入的第二輸出，所述解碼器邏輯電路具有連接到各所述通道電路的所述啟用/停用節(jié)點的輸出；和連接到所述可編程電壓源的第三輸出。
11.如權(quán)利要求9所述的裝置，其中所述帶寬和功耗控制電路還包括寄存器，該寄存器包括連接到所述鎖相環(huán)電路的所述輸入和查找表電路的第一輸出；以及連接到解碼器邏輯電路的第二輸出，所述解碼器邏輯電路具有連接到各所述通道電路的所述啟用/停用節(jié)點的輸出。
12.如權(quán)利要求11所述的裝置，其中，所述查找表電路還連接到所述可編程電壓源。
13.如權(quán)利要求9中所述的裝置，其中，所述帶寬和功耗控制電路還包括寄存器，該寄存器包括連接到所述可編程電壓源和查找表電路的第一輸出；以及連接到解碼器邏輯電路的輸入的第二輸出，所述解碼器邏輯電路具有連接到各所述通道電路的所述啟用/停用節(jié)點的輸出。
14.如權(quán)利要求11所述的裝置，其中，所述頻率查找表電路還連接到所述鎖相環(huán)電路。
15.如權(quán)利要求8所述的裝置，還包括連接到所述發(fā)射器的接收器，所述接收器包括可編程電源和可以被啟用/停用的通道。
16.一種系統(tǒng)，包括DDR系統(tǒng)內(nèi)存；連接到所述DDR系統(tǒng)內(nèi)存的內(nèi)存控制器；連接到所述內(nèi)存控制器的I/O控制器；一個或多個通過直接的點到點鏈路連接到所述I/O控制器的I/O設(shè)備；以及發(fā)射器，包括鎖相環(huán)電路，該電路包含用于調(diào)節(jié)所述鎖相環(huán)的輸出頻率的輸入；多條通道中的各通道的通道電路，每條通道電路包含其自身的位于所述鎖相環(huán)電路的時鐘信號輸出的下游的并-串轉(zhuǎn)換電路；啟用/停用輸入節(jié)點，用于啟動/停用與其對應(yīng)的通道；多個線路驅(qū)動器，包括設(shè)置在所述串行編碼電路下游的驅(qū)動器；至少連接到各所述通道電路的所述驅(qū)動器的可編程電壓源。
17.如權(quán)利要求16所述的系統(tǒng)，還包括連接到所述鎖相環(huán)電路、所述電壓源和各所述通道電路的所述啟用/停用節(jié)點的帶寬和功耗控制電路。
18.如權(quán)利要求16所述的系統(tǒng)，其中，所述帶寬和功耗控制電路還包括寄存器，該寄存器包括連接到所述鎖相環(huán)電路的所述輸入的第一輸出；連接到所述并-串轉(zhuǎn)換電路的輸入的第二輸出，所述解碼器邏輯電路具有連接到各所述通道電路的所述啟用/停用節(jié)點的輸出；和連接到所述可編程電壓源的第三輸出。
19.如權(quán)利要求16所述的系統(tǒng)，其中，所述帶寬和功耗控制電路還包括寄存器，該寄存器包括連接到所述鎖相環(huán)電路的所述輸入和查找表電路的第一輸出；以及連接到解碼器邏輯電路的第二輸出，所述解碼器邏輯電路具有連接到各所述通道電路的所述啟用/停用節(jié)點的輸出。
20.如權(quán)利要求19所述的系統(tǒng)，其中，所述查找表電路還連接到所述鎖相環(huán)電路。
21.如權(quán)利要求16所述的系統(tǒng)，其中，所述帶寬和功耗控制電路還包括寄存器，該寄存器包括連接到所述可編程電壓源和查找表電路的第一輸出；以及連接到解碼器邏輯電路的輸入的第二輸出，所述解碼器邏輯電路具有連接到各所述通道電路的所述啟用/停用節(jié)點的輸出。
22.權(quán)利要求21所述的系統(tǒng)，其中，所述頻率查找表電路還連接到所述鎖相環(huán)電路。
23.權(quán)利要求16中所述的系統(tǒng)，還包括連接到所述發(fā)射器的接收器，所述接收器包括可編程電源和可以被啟用/停用的通道。
全文摘要
描述了一種方法，該方法包括在包含發(fā)射器的電路內(nèi)傳播電信號，以選擇該發(fā)射器的若干條通道；為每條通道設(shè)置速度；為每條通道設(shè)置至少一個驅(qū)動器電源電壓。上述通道的數(shù)目和速度決定了該發(fā)射器的帶寬。因通道數(shù)目選擇、通道速度設(shè)置和驅(qū)動器電源電壓而導(dǎo)致發(fā)射器消耗的功率小于該發(fā)射器在另一種通道數(shù)目。通道速度和電源電壓的組合下消耗的功率。
文檔編號G06F1/32GK1977255SQ200580021292
公開日2007年6月6日 申請日期2005年6月27日 優(yōu)先權(quán)日2004年6月30日
發(fā)明者柯世華, A·米什拉 申請人:英特爾公司