專利名稱：一種實時位真仿真開發(fā)系統(tǒng)及其方法
技術(shù)領域：
本發(fā)明涉及超大規(guī)模集成電路(VLSI)、電子系統(tǒng)級(ESL)的實時數(shù)字信號處理設計技術(shù)領域。特別是一種實時位真仿真開發(fā)系統(tǒng)及其方法。
背景技術(shù)：
通常而言，應用于高端雷達、聲納、軟件無線電(SDR)、數(shù)字圖象處理等領域的RTSP硬件裝置與工業(yè)控制、消費電子領域的通用信號處理裝置相比，具有以下顯著不同動態(tài)范圍指標高，數(shù)據(jù)位格式變化較大既有標準的定點，浮點，也有其它非標準的定點和塊浮點格式；運算指標高，通常需要硬件處理裝置能對數(shù)據(jù)流進行實時處理；數(shù)據(jù)吞吐率指標高，通常需要很大的位寬實現(xiàn)其較高的動態(tài)范圍；實時運算導致輸入輸出的實時數(shù)據(jù)量大，從而要求硬件裝置能提供大帶寬的實時數(shù)據(jù)傳輸能力。作為RTSP核心部件的RTSP芯片，必須同時具有以上3方面的特點。RTSP硬件裝置和高性能RTSP芯片的仿真驗證一直是RTS研發(fā)人員所面臨的重大工程技術(shù)挑戰(zhàn)。
目前可實現(xiàn)RTSP硬件裝置以及RTSP芯片的方案評估和快速開發(fā)的主要手段包括利用系統(tǒng)級信號仿真軟件Matlab、SPW、SystemView、Cocentric等工具進行系統(tǒng)算法級仿真；利用高性能信號處理板卡構(gòu)建實際系統(tǒng)完成方案評估和快速開發(fā)；利用全硬件仿真器如Verisity(現(xiàn)被Cadence公司收購)的高速硬件仿真加速器Xtreme-I。
仿真軟件的優(yōu)點在于算法仿真方便，功能強大，但缺乏相對應的硬件協(xié)同驗證能力，實際硬件裝置設計中存在的數(shù)據(jù)位格式變化在仿真軟件中也缺乏靈活的支持；用高性能板卡可以構(gòu)建較為完善的模擬、數(shù)字信號處理鏈路的硬件裝置，實現(xiàn)快速系統(tǒng)級開發(fā)，但對高性能DSP處理器的仿真驗證能力不強。用全硬件仿真器的優(yōu)點是仿真速度快，精度較高，但缺點在于與算法級的協(xié)同驗證接口不靈活，缺乏系統(tǒng)級協(xié)同驗證的能力。具有高指標的全硬件仿真器、高性能信號處理板卡、信號處理軟件價格都十分昂貴。

發(fā)明內(nèi)容
本發(fā)明主要目的是為高性能RTSP硬件裝置和RTSP芯片的仿真驗證提供一個開發(fā)系統(tǒng)及方法，利用該系統(tǒng)和設計方法，可以用較低的價格成本實現(xiàn)高性能RTSP硬件裝置和RTSP芯片設計開發(fā)進行方案評估和快速開發(fā)。
本發(fā)明針對雷達、聲納、SDR的高性能信號處理硬件裝置算法復雜、格式多變、數(shù)據(jù)傳輸吞吐率高、運算密集帶來仿真驗證復雜的特點，設計了一個由軟件模塊和硬件裝置構(gòu)成的軟硬件協(xié)同仿真驗證系統(tǒng)和基于該系統(tǒng)的仿真驗證流程方法。
軟件模塊提供流程化的軟件架構(gòu)，流程化的接口界面為使用者提供了直觀而簡潔的工作方式。提供與硬件裝置精度一致的具有位真模式的常規(guī)信號、雷達信號等多種激勵信號源；行為級和硬件級多層次協(xié)同仿真的系統(tǒng)架構(gòu)可使軟件模塊可進行多層次的算法仿真。信號處理庫和仿真模型都可設置仿真數(shù)據(jù)的數(shù)據(jù)格式，從而完成對實際硬件運算精度的精確模擬仿真。
硬件裝置由實時信號數(shù)據(jù)流產(chǎn)生裝置，RTSP運算裝置，實時信號數(shù)據(jù)流捕獲裝置構(gòu)成。三種硬件裝置通過總線連接器實現(xiàn)。根據(jù)實時數(shù)據(jù)流的指標要求，實時信號數(shù)據(jù)流產(chǎn)生裝置、實時信號數(shù)據(jù)流捕獲裝置的高速緩沖電路可重構(gòu)為不同的電路結(jié)構(gòu)，在實時數(shù)據(jù)流小于4096點條件下，利用雙端口RAM構(gòu)成緩沖器；在實時數(shù)據(jù)流大于4096點情況下，則利用雙端口RAM或DDRSDRAM構(gòu)成2048Mb容量大小的緩沖器。從而可產(chǎn)生高并行度、大帶寬、大容量的實時數(shù)據(jù)流，達到與RTSP運算所需的數(shù)據(jù)傳輸帶寬相一致的要求。
同時，實時信號數(shù)據(jù)流捕獲裝置可將運算結(jié)果實時捕獲并通過高速PCI接口傳送回軟件裝置以供軟件系統(tǒng)進行分析及后處理。可配置的PCI接口邏輯實現(xiàn)硬件系統(tǒng)與軟件系統(tǒng)的數(shù)據(jù)通信，將硬件裝置所得到的運算結(jié)果傳輸回軟件模塊，方便系統(tǒng)進行協(xié)同驗證。
本發(fā)明主要面向VLSI及雷達、聲納、SDR的高性能RTSP領域，軍用軟件無線電(SDR)的實時信號處理，能夠用于RTSP硬件裝置和RTSP芯片的仿真驗證從而為相關(guān)領域設計人員提供更好的方案評估和快速開發(fā)的手段和方法。
在性能、通用性、擴展能力、成本等多方面的優(yōu)勢，使其具有很好的科研、工程、經(jīng)濟實用價值。
技術(shù)方案一種實時位真開發(fā)系統(tǒng)，其特征在于開發(fā)系統(tǒng)由軟件模塊和硬件裝置構(gòu)成，硬件裝置包括數(shù)字IO板激勵信號生成裝置、PCI總線接口驅(qū)動裝置、運算處理板、數(shù)字IO板運算結(jié)果捕獲裝置、PCI總線接口驅(qū)動裝置，運算處理板分別與數(shù)字IO板激勵信號生成裝置和數(shù)字IO板運算結(jié)果捕獲裝置互聯(lián)，軟件模塊包括算法仿真和信號后處理裝置、硬件激勵信號生成裝置、硬件運算結(jié)果捕獲裝置，算法仿真和信號后處理裝置分別連接于硬件激勵信號生成裝置和硬件運算結(jié)果捕獲裝置，完成基于位仿真模型的精確仿真，并生成硬件裝置運行所需的激勵信號，硬件裝置在軟件模塊的控制下，完成信號處理算法的實時仿真驗證。
所述的實時位真開發(fā)系統(tǒng)，軟件模塊流程化的軟件架構(gòu)提供了簡潔的工作模式，信號庫的特征是基于位真的工作模式，信號庫提供與硬件裝置相一致的精確位工作模式，并提供常規(guī)信號、雷達信號等多種激勵信號源，算法庫的特征是能提供行為抽象級和硬件級的映射模式，軟件的信號后處理結(jié)構(gòu)特點是能以行為級仿真、硬件映射級仿真、實際硬件運算結(jié)果的協(xié)同仿真驗證3種模式進行協(xié)同工作。
所述的實時位真開發(fā)系統(tǒng)，硬件裝置可重構(gòu)和模塊化的硬件架構(gòu)。硬件裝置由實時信號數(shù)據(jù)流產(chǎn)生裝置，高速DSP運算裝置，實時信號數(shù)據(jù)流捕獲裝置構(gòu)成，三種硬件裝置的互聯(lián)通過總線連接器實現(xiàn)，硬件裝置根據(jù)仿真驗證及成本需要具有可重構(gòu)的硬件特點。
所述的實時位真開發(fā)系統(tǒng)，硬件裝置的可重構(gòu)特點是指實時信號數(shù)據(jù)流產(chǎn)生裝置和實時數(shù)據(jù)流捕獲裝置，具有根據(jù)實時數(shù)據(jù)流的大小，配置成為不同緩沖器容量的高速緩沖器結(jié)構(gòu)，在實時數(shù)據(jù)流小于4096點條件下，利用雙端口RAM構(gòu)成緩沖器；在實時數(shù)據(jù)流大于4096點情況下，則利用雙端口RAM或DDRSDRAM構(gòu)成2048Mb容量大小的緩沖器。
所述的實時位真開發(fā)系統(tǒng)，系統(tǒng)具有軟硬件協(xié)同仿真驗證的特點，即軟件模塊實現(xiàn)基于位真模型的算法仿真，硬件裝置實現(xiàn)算法的實際硬件運行，并通過PCI接口實現(xiàn)將硬件運行數(shù)據(jù)回傳至軟件模塊做后分析處理。


圖1開發(fā)系統(tǒng)總體架構(gòu)圖。
圖2開發(fā)系統(tǒng)的軟件模塊架構(gòu)圖。
圖3算法級仿真示意圖。
圖4硬件裝置的結(jié)構(gòu)組成圖。
圖5高速數(shù)據(jù)緩沖電路結(jié)構(gòu)圖。
圖6乒乓結(jié)構(gòu)的高速采集緩沖電路圖。
圖7本發(fā)明的方法步驟流程圖。
具體實施例方式
本發(fā)明基于圖1的系統(tǒng)框架和運行模式以及針對高性能RTSP仿真驗證困難的特點而特殊設計的軟硬件系統(tǒng)結(jié)構(gòu)很好的解決了算法精確仿真、實際硬件的高速運算處理、軟硬件協(xié)同仿真驗證等方面的技術(shù)難題，提供了一種實用而高效的軟硬件協(xié)同仿真驗證工程解決方案。
圖2是開發(fā)系統(tǒng)的軟件模塊架構(gòu)，軟件模塊提供一種簡潔實用的流程化工作模式。模塊的菜單條結(jié)構(gòu)為自頂向下的模式，(模式設置->運行設置->測試激勵->算法仿真->仿真繪圖->協(xié)同驗證->硬件調(diào)試->性能對比->性能評估->運行終止)，對應著實際的軟件模塊工作流程，實現(xiàn)系統(tǒng)的流程化操作控制。運行設置、算法仿真、仿真繪圖實現(xiàn)對具體算法的行為級的仿真，位真硬件映射級仿真。
圖3是算法級仿真示意圖，系統(tǒng)的算法仿真通過設置多種算法精度格式對算法的各運行指標做出精確評估。測試激勵部分針對算法仿真和硬件仿真運行提供一致的運行所需激勵。硬件調(diào)試部分完成對硬件裝置的運行控制并通過PCI接口實現(xiàn)與硬件裝置的數(shù)據(jù)互傳。
圖4是硬件裝置的結(jié)構(gòu)組成圖，圖中可以看到硬件裝置由以下3部分所構(gòu)成實時信號數(shù)據(jù)流產(chǎn)生裝置，高速DSP運算裝置，實時信號數(shù)據(jù)流捕獲裝置。實時信號數(shù)據(jù)流產(chǎn)生裝置和實時信號數(shù)據(jù)流捕獲裝置的核心電路是內(nèi)部高速數(shù)據(jù)緩沖區(qū)電路的設計。
高性能DSP處理模塊通常需要對高速數(shù)據(jù)流進行實時處理，因此需要實時信號數(shù)據(jù)流產(chǎn)生裝置和實時信號數(shù)據(jù)流捕獲裝置能提供很高的數(shù)據(jù)吞吐率，對高速DSP處理機的調(diào)研表明總線IO的工作頻率通常工作在100Mhz以下，在本發(fā)明設計中，總線IO的工作頻率能以最高100Mhz的工作頻率工作，本發(fā)明能同時有100個數(shù)據(jù)通道產(chǎn)生并行的數(shù)據(jù)流，從而獲得Gb/s的瞬時數(shù)據(jù)流，能為DSP處理機提供連續(xù)的大容量數(shù)據(jù)流有兩種方法，1是瞬時動態(tài)產(chǎn)生運算所需的數(shù)據(jù)，2是預先將測試數(shù)據(jù)激勵存儲到高速存儲器中，正常運行時將激勵信號源連續(xù)加載到DSP處理機模塊中。硬件邏輯直接產(chǎn)生各種激勵信號開發(fā)困難有較大局限性，更多的是采用第2種方法。本發(fā)明利用MICRO公司的高速DDR-SDRAM結(jié)合特殊設計的硬件邏輯完成高速數(shù)據(jù)緩沖器的設計，能為數(shù)據(jù)IO板提供高達256MB(2048Mb)容量的存儲容量，其最大設計帶寬為128b*100M＝12.8Gb，以128Mb的數(shù)據(jù)帶寬模式可提供存儲深度為16M的存儲深度。能夠滿足絕大多數(shù)高性能DSP處理機對高速緩存的需求。
圖5是高速數(shù)據(jù)緩沖電路示意圖，它主要分為實時采集SampleIN、主控邏輯MainCtr、高速數(shù)據(jù)存儲器Ddrsdram、雙端口緩沖器Dpram。PCI邏輯模塊、高速數(shù)據(jù)傳輸本地端模塊，DDR-SDRAM盡管能夠提供很高的數(shù)據(jù)傳輸吞吐率，但由于它是動態(tài)存儲器，需要定時對存儲器單元刷新，因此，不能始終以相同的工作頻率完成大容量數(shù)據(jù)的傳輸，而實時數(shù)據(jù)流的數(shù)據(jù)傳輸始終必須工作在相同的工作頻率下。為了解決這一矛盾，本發(fā)明利用雙端口存儲器和存儲器控制邏輯構(gòu)建了基于乒乓原理的高速實時采集緩沖器。
圖6是乒乓結(jié)構(gòu)的高速實時采集器電路示意圖。利用雙緩沖和DDR-SDRAM的協(xié)同工作有效的實現(xiàn)了大容量實時數(shù)據(jù)流的連續(xù)傳輸。當所需的高速數(shù)據(jù)緩沖區(qū)數(shù)據(jù)量低于4096點時，則可將硬件結(jié)構(gòu)重構(gòu)設計為僅由雙端口緩沖器Dpram構(gòu)成高速數(shù)據(jù)緩沖區(qū)以達到節(jié)約成本的目的。
實時信號數(shù)據(jù)流產(chǎn)生模塊和實時信號數(shù)據(jù)流捕獲模塊具有相同的硬件架構(gòu)，為了實現(xiàn)簡化硬件設計、提高模塊的通用性、降低設計成本，將實時信號數(shù)據(jù)流產(chǎn)生模塊和實時信號數(shù)據(jù)流捕獲模塊都用相同的硬件結(jié)構(gòu)設計而成，并通過修改控制硬件結(jié)構(gòu)的控制邏輯實現(xiàn)數(shù)據(jù)捕獲功能。
信號處理裝置是硬件裝置的運算處理部分，從圖5中，可以看到信號處理模塊提供豐富的附加輔助功能，包擴ATX電源接口、JTAG接口、時鐘邏輯、復位邏輯、總線緩沖、輔助控制邏輯等。如果裝置是對DSP器件進行仿真驗證，總線提供100個輸入通道和100個輸出通道。通過輸入輸出數(shù)據(jù)通道，實現(xiàn)3個子裝置的互聯(lián)。
如果需要對信號處理機的高性能信號運算模塊進行驗證，可以借助此標準接口形式提供多種信號處理模塊，目前利用微電子所自行設計的Speed芯片構(gòu)成的信號處理運算模塊，可以在簡單編程的基礎上實現(xiàn)FFT/IFFT、FIR、SLIP的高性能信號處理預處理運算。能方便系統(tǒng)級用戶快速進行信號處理運算模塊的快速開發(fā)和性能評估。如果用戶需要更高性能的陣列處理能力，可以在不改變接口形式的條件下將Speed芯片級聯(lián)處理。在需要其它功能模塊時，則可以用FPGA、通用DSP、ASIC構(gòu)成諸如上變頻、下變頻、調(diào)制、編碼等功能的特定功能模塊。從而建立較為完成的各種信號處理運算模塊庫。
圖7基于該系統(tǒng)的仿真驗證方法其工作步驟如下所述，步驟1，確定設計仿真驗證目標的算法和運行指標，在軟件模塊的工作模式設置菜單條中，確定仿真驗證的模式(行為級仿真，硬件映射級仿真)，并對仿真過程中的數(shù)據(jù)格式，工作頻率，抽樣點數(shù)等參數(shù)做具體設置，與傳統(tǒng)的仿真軟件相比，基于實際硬件數(shù)據(jù)位格式的精確仿真是平臺具有的顯著優(yōu)點之一。
步驟2，調(diào)用算法仿真庫，實現(xiàn)算法的功能仿真。算法仿真主要是調(diào)用軟件算法庫中的算法模塊或硬件映射級仿真模型完成實際仿真運算，與傳統(tǒng)的仿真軟件相比，系統(tǒng)提供參數(shù)設置接口，在行為級仿真階段過程中，可以設置算法模塊的運算精度，運算動態(tài)范圍。在位真硬件映射級階段，通過調(diào)用實際硬件基于Cycle級的C語言算法模型，從而從數(shù)據(jù)精度和時序上精確模擬實際硬件系統(tǒng)的工作狀態(tài)。
步驟3，由軟件模塊生成硬件裝置仿真所需的激勵信號。系統(tǒng)提供豐富的信號庫，主要分為標準信號，雷達信號，通信信號，定制信號。并且信號庫提供標準擴展接口以便進行信號擴展。對所有的信號，都可以設置信號抽樣點數(shù)，抽樣頻率，數(shù)據(jù)格式。并且根據(jù)需要，可以將量化后的信號以二進制的格式存儲在波形文件中，為硬件仿真產(chǎn)生所需的信號激勵。
步驟4，根據(jù)軟件模塊的指令，控制硬件裝置進入運算狀態(tài)。軟件模塊通過PCI接口向硬件裝置發(fā)出控制指令，使各硬件裝置進入初始運行狀態(tài)，并將實時信號數(shù)據(jù)流產(chǎn)生裝置將接收到的激勵信號存儲到Ddrsdram。
步驟5，在軟件模塊的控制作用下，數(shù)據(jù)流產(chǎn)生裝置，信號處理裝置，信號捕獲裝置協(xié)同工作，由數(shù)據(jù)流產(chǎn)生裝置模擬實際硬件的工作情況將實時數(shù)據(jù)流傳送給信號處理裝置，并由信號捕獲裝置將捕獲的實時數(shù)據(jù)流通過PCI接口傳送回軟件模塊。
步驟6，根據(jù)傳送回的數(shù)據(jù)，由軟件模塊對傳送回的信號處理結(jié)果進行正確性比較、精度分析、性能評估。
步驟2和步驟5是本發(fā)明的關(guān)鍵，步驟2利用系統(tǒng)所特有的位真信號庫及位真模式設置完成多層次的算法仿真。步驟5利用系統(tǒng)硬件裝置的高數(shù)據(jù)吞吐率和信號處理裝置的處理能力完成系統(tǒng)的硬件仿真。
具體實施例本發(fā)明在中國科學院微電子研究所研制的450萬門超高速DSP芯片Speed仿真及快速原型開發(fā)系統(tǒng)中得到應用。利用該系統(tǒng)及，對Speed芯片所能完成的雷達信號處理機中所應用的主要算法FFT/IFFT、FIR、時域相關(guān)、脈沖壓縮等算法進行了實時的硬件仿真，實際運行結(jié)果表明，該位真實時信號處理軟硬件協(xié)同仿真開發(fā)平臺能對多種信號處理算法進行位真模式的仿真分析。能以6.4Gbps的數(shù)據(jù)帶寬進行實時數(shù)據(jù)傳輸和數(shù)據(jù)接收。能夠?qū)崿F(xiàn)對典型雷達信號處理機的核心處理算法進行實時軟硬件協(xié)同仿真驗證。
權(quán)利要求
1，一種實時位真開發(fā)系統(tǒng)，其特征在于開發(fā)系統(tǒng)由軟件模塊和硬件裝置構(gòu)成，硬件裝置包括數(shù)字IO板激勵信號生成裝置、PCI總線接口驅(qū)動裝置、運算處理板、數(shù)字IO板運算結(jié)果捕獲裝置、PCI總線接口驅(qū)動裝置，運算處理板分別與數(shù)字IO板激勵信號生成裝置和數(shù)字IO板運算結(jié)果捕獲裝置互聯(lián)，軟件模塊包括算法仿真和信號后處理裝置、硬件激勵信號生成裝置、硬件運算結(jié)果捕獲裝置，算法仿真和信號后處理裝置分別連接于硬件激勵信號生成裝置和硬件運算結(jié)果捕獲裝置，完成基于位仿真模型的精確仿真，并生成硬件裝置運行所需的激勵信號，硬件裝置在軟件模塊的控制下，完成信號處理算法的實時仿真驗證。
2，根據(jù)權(quán)利要求1所述的實時位真開發(fā)系統(tǒng)，其特征在于軟件模塊流程化的軟件架構(gòu)提供了簡潔的工作模式，信號庫的特征是基于位真的工作模式，信號庫提供與硬件裝置相一致的精確位工作模式，并提供常規(guī)信號、雷達信號等多種激勵信號源，算法庫的特征是能提供行為抽象級和硬件級的映射模式，軟件的信號后處理結(jié)構(gòu)特點是能以行為級仿真、硬件映射級仿真、實際硬件運算結(jié)果的協(xié)同仿真驗證3種模式進行協(xié)同工作。
3，根據(jù)權(quán)利要求1所述的實時位真開發(fā)系統(tǒng)，其特征在于硬件裝置可重構(gòu)和模塊化的硬件架構(gòu)。硬件裝置由實時信號數(shù)據(jù)流產(chǎn)生裝置，高速DSP運算裝置，實時信號數(shù)據(jù)流捕獲裝置構(gòu)成，三種硬件裝置的互聯(lián)通過總線連接器實現(xiàn)，硬件裝置根據(jù)仿真驗證及成本需要具有可重構(gòu)的硬件特點。
4，根據(jù)權(quán)利要求3所述的實時位真開發(fā)系統(tǒng)，其特征在于硬件裝置的可重構(gòu)特點是指實時信號數(shù)據(jù)流產(chǎn)生裝置和實時數(shù)據(jù)流捕獲裝置，具有根據(jù)實時數(shù)據(jù)流的大小，配置成為不同緩沖器容量的高速緩沖器結(jié)構(gòu)，在實時數(shù)據(jù)流小于4096點條件下，利用雙端口RAM構(gòu)成緩沖器；在實時數(shù)據(jù)流大于4096點情況下，則利用雙端口RAM或DDRSDRAM構(gòu)成2048Mb容量大小的緩沖器。
5，根據(jù)權(quán)利要求1所述的實時位真開發(fā)系統(tǒng)，其特征在于系統(tǒng)具有軟硬件協(xié)同仿真驗證的特點，即軟件模塊實現(xiàn)基于位真模型的算法仿真，硬件裝置實現(xiàn)算法的實際硬件運行，并通過PCI接口實現(xiàn)將硬件運行數(shù)據(jù)回傳至軟件模塊做后分析處理。
6，一種基于實時位真開發(fā)系統(tǒng)的方法，其具體步驟如下步驟1，確定設計仿真驗證目標的算法和運行指標；步驟2，調(diào)用算法仿真庫，實現(xiàn)算法的功能仿真；步驟3，由軟件模塊生成硬件裝置仿真所需的激勵信號；步驟4，根據(jù)軟件模塊的指令，控制硬件裝置進入運算狀態(tài)；步驟5，數(shù)據(jù)流產(chǎn)生裝置，信號處理裝置，信號捕獲裝置協(xié)同工作，并由信號捕獲裝置將運算結(jié)果返回到軟件模塊中；步驟6，軟件模塊根據(jù)硬件裝置運算結(jié)果進行后處理和分析評估。
全文摘要
本發(fā)明涉及超大規(guī)模集成電路技術(shù)領域。特別是一種實時位真仿真開發(fā)系統(tǒng)及其方法。仿真驗證開發(fā)步驟如下1，確定設計硬件模塊的算法和實際運行指標；2，調(diào)用算法仿真庫，實現(xiàn)算法的功能仿真；3，由軟件系統(tǒng)生成硬件仿真所需的激勵信號；4，根據(jù)軟件系統(tǒng)的指令，控制硬件系統(tǒng)進入實時運算狀態(tài)；5，數(shù)據(jù)流產(chǎn)生模塊產(chǎn)生實時數(shù)據(jù)流信號；信號處理模塊，信號捕獲模塊協(xié)同工作，并由信號捕獲模塊將運算結(jié)果返回到軟件系統(tǒng)；6，軟件系統(tǒng)根據(jù)硬件運算結(jié)果進行信號后處理和分析。系統(tǒng)和方法主要面向高性能雷達、聲納、軍用軟件無線電的實時信號處理，用于RTSP硬件裝置和RTSP芯片的仿真驗證從而為相關(guān)領域設計。
文檔編號G06F11/36GK1996263SQ20051013077
公開日2007年7月11日 申請日期2005年12月28日 優(yōu)先權(quán)日2005年12月28日
發(fā)明者吳斌, 周玉梅, 黑勇, 王小琴, 喬樹山, 周璇 申請人:中國科學院微電子研究所