專利名稱：計(jì)算機(jī)硬件功能激活及禁止設(shè)定電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于一種計(jì)算機(jī)硬件電路技術(shù)，特別是關(guān)于一種計(jì)算機(jī)硬件功能激活及禁止設(shè)定電路。
背景技術(shù)：
計(jì)算機(jī)制造廠商在制造計(jì)算機(jī)產(chǎn)品的過(guò)程中，通常需要對(duì)計(jì)算機(jī)產(chǎn)品的BIOS(Basic Input/Output System)基本輸出入系統(tǒng))進(jìn)行數(shù)據(jù)寫入程序，借此將BIOS程序碼寫入到BIOS芯片(例如閃存)。
在具體實(shí)施上，計(jì)算機(jī)主板上的BIOS芯片通常設(shè)置有一寫入功能激活端(即芯片接腳)。當(dāng)硬件電路工程師對(duì)BIOS芯片進(jìn)行數(shù)據(jù)寫入程序時(shí)，即可將該寫入功能激活端搭接到一邏輯高電位激活電阻器(pull-up resistor)，并將該邏輯高電位激活電阻器連接到一系統(tǒng)電壓，即可通過(guò)該邏輯高電位激活電阻器，將BIOS芯片的寫入功能激活端設(shè)定至邏輯高電位狀態(tài)，激活該BIOS芯片的寫入功能。反之，當(dāng)寫入程序完成之后，硬件電路工程師即可將該邏輯高電位激活電阻器移除，并將該寫入功能激活端改為搭接至一邏輯低電位激活電阻器(pull-downresistor)，并將該邏輯低電位激活電阻器接地，即可通過(guò)該邏輯低電位激活電阻器將BIOS芯片的寫入功能激活端設(shè)定到邏輯低電位狀態(tài)，禁止該BIOS芯片的寫入功能。
請(qǐng)參閱圖1，它是一常用的計(jì)算機(jī)硬件功能激活及禁止設(shè)定電路100的布局形態(tài)示意圖。如圖所示，此常用的計(jì)算機(jī)硬件功能激活及禁止設(shè)定電路100搭配至一BIOS芯片10，且該BIOS芯片10具有一寫入功能激活端(BIOS_WE)11。在結(jié)構(gòu)上，此常用的計(jì)算機(jī)硬件功能激活及禁止設(shè)定電路100包括一電路基板110和4個(gè)焊墊一第一焊墊121、一第二焊墊122、一第三焊墊123和一第四焊墊124；其中第一焊墊121是連接至一系統(tǒng)電壓(+V3S)；第二焊墊122和第三焊墊123是共同連接至該BIOS芯片10的寫入功能激活端(BIOS_WE)11；第四焊墊124則是接地(GND)。
當(dāng)硬件電路工程師要對(duì)該BIOS芯片10進(jìn)行一數(shù)據(jù)寫入程序時(shí)，即可將第一電阻器130搭接至第一焊墊121和第二焊墊122之間，且于此同時(shí)第三焊墊123和第四焊墊124之間則不搭接上任何電阻器，令該系統(tǒng)電壓+V3S可通過(guò)該第一電阻器130將該BIOS芯片10的寫入功能激活端(BIOS_WE)11設(shè)定至邏輯高電位狀態(tài)，也就是令第一電阻器130作用是一邏輯高電位激活電阻器(pull-up resistor)，激活該BIOS芯片10的寫入功能。
當(dāng)上述數(shù)據(jù)寫入程序完成之后，硬件電路工程師即可將第一電阻器130移除，并將一第二電阻器140搭接至第三焊墊123和第四焊墊124之間，該BIOS芯片10的寫入功能激活端(BIOS_WE)11可通過(guò)此第二電阻器140連接至接地端(GND)，借此將該寫入功能激活端(BIOS_WE)11設(shè)定至邏輯低電位狀態(tài)，也就是令第二電阻器140作用是一邏輯低電位激活電阻器(pull-down resistor)，禁止該BIOS芯片10的寫入功能。
然而上述常用的計(jì)算機(jī)硬件功能激活及禁止設(shè)定電路在具體實(shí)施上的一項(xiàng)缺點(diǎn)在于，由于其具有4個(gè)焊墊，因此會(huì)較多地占用該BIOS芯片10所在計(jì)算機(jī)主板上的電路布局空間。

發(fā)明內(nèi)容
為克服上述現(xiàn)有技術(shù)的缺點(diǎn)，本發(fā)明的主要目的在于提供一種計(jì)算機(jī)硬件功能激活及禁止設(shè)定電路，與現(xiàn)有技術(shù)相比占用更小面積的電路布局空間，使計(jì)算機(jī)主板做得更為輕薄短小。
本發(fā)明的計(jì)算機(jī)硬件功能激活及禁止設(shè)定電路是應(yīng)用在例如搭配至一硬件元件，例如計(jì)算機(jī)主板上的BIOS(Basic Input/Output System)芯片，使用者可選擇性地將BIOS芯片搭接至一邏輯高電位激活電阻器(pull-up resistor)或一邏輯低電位激活電阻器(pull-down resistor)，借此激活或禁止BIOS芯片具有的一特定功能，例如BIOS芯片的數(shù)據(jù)寫入功能。
在結(jié)構(gòu)上，本發(fā)明的計(jì)算機(jī)硬件功能激活及禁止設(shè)定電路包括一電路基板；一第一焊墊，設(shè)置在該電路基板上，連接到該硬件元件的特定功能激活端；一第二焊墊，設(shè)置在該電路基板上，連接至一系統(tǒng)電壓；一第三焊墊，設(shè)置在該電路基板上，連接至一接地端；一第一電阻器，選擇性地搭接在該第一焊墊和該第二焊墊之間，該系統(tǒng)電壓可通過(guò)它將該硬件元件的特定功能激活端設(shè)定到一邏輯高電位狀態(tài)；以及一第二電阻器，選擇性地搭接在該第一焊墊和該第三焊墊之間，令該硬件元件的特定功能激活端可通過(guò)它連接到該接地端，被設(shè)定為一邏輯低電位狀態(tài)。
本發(fā)明的計(jì)算機(jī)硬件功能激活及禁止設(shè)定電路僅需要用3個(gè)焊墊(現(xiàn)有技術(shù)則需要利用至少4個(gè)焊墊)，讓使用者選擇性地搭接一邏輯高電位激活電阻器或一邏輯低電位激活電阻器到該BIOS芯片，借以激活或禁止該BIOS芯片的一項(xiàng)特定功能，例如數(shù)據(jù)寫入功能。本發(fā)明讓該BIOS芯片所在的計(jì)算機(jī)主板在具體實(shí)施上可使用更小面積的電路布局空間，使計(jì)算機(jī)主板做得更為輕薄短小。


圖1是現(xiàn)有計(jì)算機(jī)硬件功能激活及禁止設(shè)定電路的布局形態(tài)示意圖；圖2是本發(fā)明計(jì)算機(jī)硬件功能激活及禁止設(shè)定電路的應(yīng)用方式示意圖；圖3A是本發(fā)明的計(jì)算機(jī)硬件功能激活及禁止設(shè)定電路的實(shí)施例示意圖；圖3B是本發(fā)明的計(jì)算機(jī)硬件功能激活及禁止設(shè)定電路的另一實(shí)施例示意圖；圖4A是本發(fā)明的計(jì)算機(jī)硬件功能激活及禁止設(shè)定電路將BIOS芯片設(shè)定為激活狀態(tài)時(shí)的電阻器連接方式示意圖；以及圖4B是本發(fā)明的計(jì)算機(jī)硬件功能激活及禁止設(shè)定電路將BIOS芯片設(shè)定為禁止?fàn)顟B(tài)時(shí)的電阻器連接方式示意圖。
具體實(shí)施例方式
實(shí)施例請(qǐng)參閱圖2，它是本發(fā)明計(jì)算機(jī)硬件功能激活及禁止設(shè)定電路200的應(yīng)用方式示意圖。如圖所示，本發(fā)明的計(jì)算機(jī)硬件功能激活及禁止設(shè)定電路200在實(shí)際應(yīng)用上例如搭配至一硬件元件，例如計(jì)算機(jī)主板上的BIOS(Basic Input/Output System)芯片10，該BIOS芯片10具有一特定功能的激活設(shè)定端，例如寫入功能的激活端(BIOS_WE)11，使用者通過(guò)本發(fā)明的計(jì)算機(jī)硬件功能激活及禁止設(shè)定電路200激活或禁止該BIOS芯片10的寫入功能。
圖3A和圖3B是本發(fā)明的計(jì)算機(jī)硬件功能激活及禁止設(shè)定電路200兩個(gè)不同的實(shí)施例。如圖所示，本發(fā)明的計(jì)算機(jī)硬件功能激活及禁止設(shè)定電路200包括(a)一電路基板210；(b)一第一焊墊221；(c)一第二焊墊222；(d)一第三焊墊223；(e)一第一電阻器230；以及(f)一第二電阻器240。
在圖3A所示的實(shí)施例中，第一焊墊221、第二焊墊222和第三焊墊223大致在該電路基板210上形成一直線布局；圖3B所示的另一實(shí)施例中，第一焊墊221、第二焊墊222和第三焊墊223則大致在該電路基板210上形成一L型布局。
電路基板210可以是一獨(dú)立分離的印刷電路板或該BIOS芯片10所在計(jì)算機(jī)主機(jī)電路板(附圖未標(biāo)出)的一部分；它設(shè)置上述第一焊墊221、第二焊墊222和第三焊墊223；其中該第一焊墊221是連接到該BIOS芯片10的寫入功能激活端(BIOS_WE)11；該第二焊墊222是連接到一系統(tǒng)電壓(+V3S)；該第三焊墊223則是連接到一接地端(GND)。
使用者可將第一電阻器230選擇性地搭接在該第一焊墊221和第二焊墊222之間，作為一邏輯高電位激活電阻器(pull-up resistor)，令該系統(tǒng)電壓(+V3S)可通過(guò)此第一電阻器230將該BIOS芯片10的寫入功能激活端(BIOS_WE)11設(shè)定到邏輯高電位狀態(tài)。
使用者可選擇性地將第二電阻器240搭接在該第一焊墊221和第三焊墊223之間，作為一邏輯低電位激活電阻器(pull-down resistor)，令該BIOS芯片10的寫入功能激活端(BIOS_WE)11可通過(guò)此第二電阻器240連接至接地端(GND)，借此將寫入功能激活端(BIOS_WE)11設(shè)定到邏輯低電位狀態(tài)。
實(shí)際應(yīng)用時(shí)，當(dāng)使用者(即硬件電路工程師)對(duì)該BIOS芯片10進(jìn)行一數(shù)據(jù)寫入程序時(shí)，可將第一電阻器230如圖4A所示，搭接到第一焊墊221和第二焊墊222，于此同時(shí)第一焊墊221和第三焊墊223之間則不搭接上第二電阻器240，令該系統(tǒng)電壓(+V3S)可通過(guò)第一電阻器230將該BIOS芯片10的寫入功能激活端(BIOS_WE)11設(shè)定到邏輯高電位狀態(tài)，也就是令第一電阻器230作用為一邏輯高電位激活電阻器(pull-up resistor)，激活該BIOS芯片10的寫入功能。此時(shí)，硬件電路工程師可對(duì)該BIOS芯片10進(jìn)行數(shù)據(jù)寫入程序。
當(dāng)上述數(shù)據(jù)寫入程序完成之后，硬件電路工程師即可將第一電阻器230移除，并將第二電阻器240如圖4B所示般地搭接到第一焊墊221和第三焊墊223之間，令該BIOS芯片10的寫入功能激活端(BIOS_WE)11，可通過(guò)此第二電阻器240連接至接地端(GND)，借此將寫入功能激活端(BIOS_WE)11設(shè)定至邏輯低電位狀態(tài)，也就是令第二電阻器240作用為一邏輯低電位激活電阻器(pull-down resistor)，借此禁止該BIOS芯片10的寫入功能。
與現(xiàn)有技術(shù)相比，本發(fā)明僅需利用到3個(gè)焊墊221、222、223對(duì)BIOS芯片10提供寫入功能的激活/禁止設(shè)定工作，現(xiàn)有技術(shù)則如圖1所示需要利用至少4個(gè)焊墊121、122、123、124，因此本發(fā)明在具體實(shí)施上使用更小面積的電路布局空間，使得BIOS芯片10所在的計(jì)算機(jī)主板(附圖未標(biāo)出)可做得更為輕薄短小。
綜上所述，本發(fā)明提供了一種計(jì)算機(jī)硬件功能激活及禁止設(shè)定電路，對(duì)一硬件元件(例如BIOS芯片)提供一特定功能的激活及禁止設(shè)定功能；本發(fā)明僅需使用3個(gè)焊墊(現(xiàn)有技術(shù)則需利用至少4個(gè)焊墊)，讓使用者選擇性地搭接一邏輯高電位激活電阻器或一邏輯低電位激活電阻器到該BIOS芯片，激活或禁止該BIOS芯片的一項(xiàng)特定功能，例如數(shù)據(jù)寫入功能。因此本發(fā)明可讓該BIOS芯片所在的計(jì)算機(jī)主板在具體實(shí)施上使用更小面積的電路布局空間，使得計(jì)算機(jī)主板可做得更為輕薄短小。
權(quán)利要求
1.一種計(jì)算機(jī)硬件功能激活及禁止設(shè)定電路可搭配至一硬件元件，且該硬件元件具有一特定功能的激活端，對(duì)該硬件元件的該項(xiàng)特定功能提供一激活/禁止設(shè)定功能，其特征在于，該計(jì)算機(jī)硬件功能激活及禁止設(shè)定電路包括一電路基板；一第一焊墊，設(shè)置在該電路基板上，連接到該硬件元件的特定功能激活端；一第二焊墊，設(shè)置在該電路基板上，連接到一系統(tǒng)電壓；一第三焊墊，設(shè)置在該電路基板上，連接到一接地端；一第一電阻器，選擇性地搭接在該第一焊墊和該第二焊墊之間，該系統(tǒng)電壓可通過(guò)它將該硬件元件的特定功能激活端設(shè)定到一邏輯高電位狀態(tài)；以及一第二電阻器，選擇性地搭接在該第一焊墊和該第三焊墊之間，令該硬件元件的特定功能激活端可通過(guò)它連接到該接地端，被設(shè)定為一邏輯低電位狀態(tài)。
2.如權(quán)利要求1所述的計(jì)算機(jī)硬件功能激活及禁止設(shè)定電路，其特征在于，該硬件元件為一BIOS芯片。
3.如權(quán)利要求1所述的計(jì)算機(jī)硬件功能激活及禁止設(shè)定電路，其特征在于，該特定功能激活端是指寫入功能激活端。
4.如權(quán)利要求1所述的計(jì)算機(jī)硬件功能激活及禁止設(shè)定電路，其特征在于，該第一焊墊、該第二焊墊和該第三焊墊大致在該電路基板上形成一直線布局。
5.如權(quán)利要求1所述的計(jì)算機(jī)硬件功能激活及禁止設(shè)定電路，其特征在于，該第一焊墊、該第二焊墊和該第三焊墊大致在該電路基板上形成一L型布局。
全文摘要
一種計(jì)算機(jī)硬件功能激活及禁止設(shè)定電路可搭配至一硬件元件，且該硬件元件具有一特定功能的激活端，對(duì)該硬件元件的特定功能提供一激活/禁止設(shè)定功能，該計(jì)算機(jī)硬件功能激活及禁止設(shè)定電路包括一電路基板、一第一焊墊、一第二焊墊、一第三焊墊、一第一電阻器以及一第二電阻器；本發(fā)明僅需要用3個(gè)焊墊(現(xiàn)有技術(shù)則需要利用至少4個(gè)焊墊)，讓使用者選擇性地搭接一邏輯高電位激活電阻器或一邏輯低電位激活電阻器到該BIOS芯片，激活或禁止該BIOS芯片的一項(xiàng)特定功能；本發(fā)明可讓BIOS芯片所在的計(jì)算機(jī)主板在具體實(shí)施上使用更小面積的電路布局空間，使計(jì)算機(jī)主機(jī)板做得更輕薄短小。
文檔編號(hào)G06F1/00GK1963719SQ20051011510
公開日2007年5月16日 申請(qǐng)日期2005年11月10日 優(yōu)先權(quán)日2005年11月10日
發(fā)明者韓冰, 楊淑敏 申請(qǐng)人:英業(yè)達(dá)股份有限公司