專利名稱：一種數(shù)據(jù)讀寫裝置及其讀寫方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種數(shù)據(jù)處理技術(shù)，尤其涉及一種數(shù)據(jù)讀寫裝置及其讀寫方法。
背景技術(shù)：
隨著信息通信技術(shù)的發(fā)展，對(duì)數(shù)據(jù)處理能力的要求也越來(lái)越高。在網(wǎng)絡(luò)通信中，數(shù)據(jù)處理功能可由網(wǎng)絡(luò)處理芯片來(lái)完成。
網(wǎng)絡(luò)處理芯片可完成各端口間的報(bào)文交換，所述網(wǎng)絡(luò)處理芯片包括兩類，一類是處理變長(zhǎng)度報(bào)文的芯片，如以太網(wǎng)交換芯片、L3(層3)交換芯片、路由器芯片，另一類是處理定長(zhǎng)信元的芯片，如ATM交換芯片。當(dāng)芯片處理定長(zhǎng)信元或變長(zhǎng)信元時(shí)，既需要大容量的存儲(chǔ)能力以應(yīng)付網(wǎng)絡(luò)擁塞或流量不均勻情況下的報(bào)文暫存，又需要擁有高帶寬能力以支持高速端口間的線速轉(zhuǎn)發(fā)。這種存儲(chǔ)能力和帶寬能力取決于芯片上的數(shù)據(jù)讀寫裝置和數(shù)據(jù)讀寫方法。
在現(xiàn)有技術(shù)中，網(wǎng)絡(luò)處理芯片上的數(shù)據(jù)讀寫裝置有多種，下面簡(jiǎn)述其特點(diǎn)。
1)芯片內(nèi)集成的內(nèi)置SRAM(靜態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器)。這種存儲(chǔ)器方案的優(yōu)點(diǎn)是操作簡(jiǎn)單且開(kāi)銷小，可用帶寬較高。但這種方案會(huì)受到內(nèi)置SRAM工藝頻率上限的限制，另外，這種存儲(chǔ)器成本高，使得其應(yīng)用范圍較小。
2)芯片內(nèi)集成的內(nèi)置DRAM(動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器)。相對(duì)于內(nèi)置SRAM，內(nèi)置DRAM可以提供較大容量的低成本存儲(chǔ)能力。但這種存儲(chǔ)器方案對(duì)芯片加工工藝要求較高，只有較少數(shù)芯片生產(chǎn)廠家可以提供，并且在片內(nèi)容量仍然受限，因此片上集成DRAM方案的應(yīng)用范圍也比較小。另外DRAM操作復(fù)雜開(kāi)銷大，可用帶寬較低，很難滿足高帶寬的要求。
3)外置SRAM。這種方案消除了片內(nèi)存儲(chǔ)容量成本問(wèn)題，但外置SRAM仍然價(jià)格昂貴，限制了其應(yīng)用范圍。迫切需要實(shí)現(xiàn)存儲(chǔ)帶寬的最大化。
4)外置DRAM。外置DRAM有PSRAM(偽靜態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器)、SDRAM(同步隨機(jī)訪問(wèn)存儲(chǔ)器)、DDR SDRAM(雙倍速率動(dòng)態(tài)同步隨機(jī)訪問(wèn)存儲(chǔ)器)、DDR2 SDRAM(第2代雙倍速率動(dòng)態(tài)同步隨機(jī)訪問(wèn)存儲(chǔ)器)、RLDRAM(低延遲動(dòng)態(tài)同步隨機(jī)訪問(wèn)存儲(chǔ)器)和FCRAM(快速周期隨機(jī)訪問(wèn)存儲(chǔ)器)等多個(gè)品種，其中DDR SDRAM、DDR2 SDRAM是目前各類芯片中的主流器件。所有外置DRAM都有操作復(fù)雜開(kāi)銷大、可用帶寬低的問(wèn)題，滿足高帶寬要求常常比較困難。
綜上所述，上述任何一種存儲(chǔ)系統(tǒng)都有進(jìn)一步提高帶寬的需求，特別是低成本、操作復(fù)雜開(kāi)銷大的DRAM存儲(chǔ)系統(tǒng)，其提高帶寬的需求更加迫切。

發(fā)明內(nèi)容
針對(duì)現(xiàn)有技術(shù)的上述缺陷，本發(fā)明的目的是提供一種數(shù)據(jù)讀寫裝置及其讀寫方法，其成本較低，帶寬較高，并提高了數(shù)據(jù)讀寫能力。
本發(fā)明是通過(guò)下述技術(shù)方案實(shí)現(xiàn)的，本發(fā)明提供了一種數(shù)據(jù)讀寫裝置，包括寫請(qǐng)求裝置，用于產(chǎn)生寫請(qǐng)求、寫地址和寫數(shù)據(jù)；讀請(qǐng)求裝置，用于產(chǎn)生讀請(qǐng)求和讀地址；
兩個(gè)存儲(chǔ)器，用于存儲(chǔ)數(shù)據(jù)；兩個(gè)存儲(chǔ)控制器，用于分別控制兩個(gè)存儲(chǔ)器的讀寫操作；仲裁器，用于根據(jù)仲裁規(guī)則、寫請(qǐng)裝置所產(chǎn)生的信息和讀請(qǐng)求裝置所產(chǎn)生的信息控制存儲(chǔ)控制器對(duì)所述的存儲(chǔ)器實(shí)施讀操作或/和寫操作。
所述的兩個(gè)存儲(chǔ)器其容量相同。
所述的兩個(gè)存儲(chǔ)器其類型相同。
所述的存儲(chǔ)器為雙倍速率動(dòng)態(tài)同步隨機(jī)訪問(wèn)存儲(chǔ)器。
所述的仲裁規(guī)則為僅有寫操作時(shí)，仲裁器控制存儲(chǔ)控制器將數(shù)據(jù)寫入任一存儲(chǔ)器中；僅有讀操作時(shí)，仲裁器控制存儲(chǔ)控制器從存儲(chǔ)器中讀出數(shù)據(jù)；既有寫操作也有讀操作時(shí)，仲裁器控制存儲(chǔ)控制器從存儲(chǔ)器中讀出數(shù)據(jù)，并將數(shù)據(jù)寫入另一個(gè)存儲(chǔ)器中。
本發(fā)明還提供了一種數(shù)據(jù)讀寫方法，包括A、仲裁器獲得寫申請(qǐng)信息和/或讀申請(qǐng)信息；B、仲裁器根據(jù)仲裁規(guī)則處理讀申請(qǐng)信息和/或讀申請(qǐng)信息。
所述的寫申請(qǐng)信息包括待寫數(shù)據(jù)和待寫地址，所述的讀申請(qǐng)信息包括地址信息和實(shí)際存儲(chǔ)位置信息。
所述的步驟B進(jìn)一步包括僅有寫操作申請(qǐng)信息時(shí)，仲裁器根據(jù)寫申請(qǐng)信息控制存儲(chǔ)控制器將數(shù)據(jù)寫入任一存儲(chǔ)器中；僅有讀操作申請(qǐng)信息時(shí)，仲裁器根據(jù)讀操作申請(qǐng)信息控制存儲(chǔ)控制器從存儲(chǔ)器中讀出數(shù)據(jù)；
既有寫操作申請(qǐng)信息也有寫操作申請(qǐng)信息時(shí)，仲裁器根據(jù)讀操作申請(qǐng)信息控制存儲(chǔ)控制器從存儲(chǔ)器中讀出數(shù)據(jù)，并根據(jù)寫申請(qǐng)信息將待寫數(shù)據(jù)寫入另一個(gè)存儲(chǔ)器中。
所述存儲(chǔ)控制器讀操作所使用的時(shí)鐘周期與寫操作所使用時(shí)鐘周期相等。
當(dāng)使用雙倍速率動(dòng)態(tài)同步隨機(jī)訪問(wèn)存儲(chǔ)器時(shí)，所述存儲(chǔ)控制器讀操作所使用的時(shí)鐘周期和寫操作所使用時(shí)鐘周期為11個(gè)時(shí)鐘周期。
本發(fā)明的操作過(guò)程和仲裁算法非常簡(jiǎn)單可靠，并具有很強(qiáng)的數(shù)據(jù)讀寫能力，提高了帶寬。


圖1示出了利用本發(fā)明的數(shù)據(jù)讀寫裝置的實(shí)施例；圖2示出了本發(fā)明的寫操作時(shí)序圖；圖3示出了本發(fā)明的讀操作時(shí)序圖；圖4示出了本發(fā)明的使用CAS參數(shù)為2.5個(gè)時(shí)鐘周期的DDR SDRAM的時(shí)序圖；圖5示出了根據(jù)圖1所示實(shí)施例的寫數(shù)據(jù)操作流程圖；圖6示出了根據(jù)圖1所示實(shí)施例的讀數(shù)據(jù)操作流程圖。
具體實(shí)施例方式
為了便于本領(lǐng)域一般技術(shù)人員理解和實(shí)現(xiàn)本發(fā)明，現(xiàn)結(jié)合附圖描繪本發(fā)明的實(shí)施例。
本發(fā)明提供了一種數(shù)據(jù)讀寫裝置，包括寫請(qǐng)求裝置，用于產(chǎn)生寫請(qǐng)求、寫地址和寫數(shù)據(jù)；讀請(qǐng)求裝置，用于產(chǎn)生讀請(qǐng)求和讀地址；兩個(gè)存儲(chǔ)器，用于存儲(chǔ)數(shù)據(jù)；兩個(gè)存儲(chǔ)控制器，用于分別控制兩個(gè)存儲(chǔ)器的讀寫操作；仲裁器，用于根據(jù)仲裁規(guī)則、寫請(qǐng)裝置所產(chǎn)生的信息和讀請(qǐng)求裝置所產(chǎn)生的信息控制存儲(chǔ)控制器對(duì)所述的存儲(chǔ)器實(shí)施讀操作或/和寫操作。優(yōu)選地，所述的兩個(gè)存儲(chǔ)器其容量、類型相同。
在以下實(shí)施例中，以目前主流且成本最低的片外DDR SDRAM存儲(chǔ)器為例，結(jié)合實(shí)際的芯片，詳細(xì)描述本發(fā)明的數(shù)據(jù)讀寫裝置和數(shù)據(jù)讀寫方法。
如圖1所示，利用本發(fā)明數(shù)據(jù)讀寫裝置的芯片包括至少一個(gè)RxFIFO(輸入緩存器)、至少一個(gè)TxFIFO(輸出緩存器)、輸入端數(shù)據(jù)選通器、輸出端數(shù)據(jù)選通器、業(yè)務(wù)處理及轉(zhuǎn)發(fā)器、兩個(gè)存儲(chǔ)器、兩個(gè)存儲(chǔ)控制器和仲裁器。其中，至少一個(gè)RxFIFO(輸入緩存器)、輸入端數(shù)據(jù)選通器、業(yè)務(wù)處理及轉(zhuǎn)發(fā)器構(gòu)成寫請(qǐng)求裝置；至少一個(gè)TxFIFO(輸出緩存器)、輸出端數(shù)據(jù)選通器、業(yè)務(wù)處理及轉(zhuǎn)發(fā)器構(gòu)成讀請(qǐng)求裝置。
RxFIFO用于暫存從外部端口接收的數(shù)據(jù)，在每個(gè)輸入端口上可配置一個(gè)RxFIFO。在本發(fā)明中，數(shù)據(jù)幀被保存到存儲(chǔ)器時(shí)需要切分成固定長(zhǎng)度，如128字節(jié)，如果網(wǎng)絡(luò)交換芯片處理的是變長(zhǎng)報(bào)文，如以太網(wǎng)報(bào)文，則RxFIFO在暫存數(shù)據(jù)的同時(shí)也完成數(shù)據(jù)幀的切分，例如，切分的大小可以每128字節(jié)為一塊，不足128字節(jié)的報(bào)文或幀尾也被切分為一塊，切分過(guò)程通過(guò)按數(shù)據(jù)塊讀出的方式實(shí)現(xiàn)。如果網(wǎng)絡(luò)交換芯片處理的本來(lái)就是等長(zhǎng)信元的報(bào)文，如ATM信元，也可不對(duì)數(shù)據(jù)塊進(jìn)行切分操作，直接按照該信元的長(zhǎng)度進(jìn)行讀寫操作。
TxFIFO用于暫存即將發(fā)送的數(shù)據(jù)，在每個(gè)發(fā)送端口上可配置一個(gè)TxFIFO。在本發(fā)明中，雖然數(shù)據(jù)幀是切分成固定長(zhǎng)度的數(shù)據(jù)塊保存在存儲(chǔ)器中，并且輸出過(guò)程也是以數(shù)據(jù)塊為單位讀取到TxFIFO中，但在TxFIFO中數(shù)據(jù)塊是連續(xù)存放的，相當(dāng)于完成了數(shù)據(jù)塊的拼接，TxMAC(發(fā)送端媒體控制器)只需要依次連續(xù)發(fā)送即可，數(shù)據(jù)塊的切分不會(huì)對(duì)發(fā)送產(chǎn)生任何影響。
一般來(lái)說(shuō)，RxFIFO和TxFIFO需要通過(guò)物理層和數(shù)據(jù)鏈路層單元才能和外部網(wǎng)絡(luò)進(jìn)行數(shù)據(jù)接收和發(fā)送，RxFIFO和TxFIFO的深度需設(shè)計(jì)為防止網(wǎng)絡(luò)速度較高而芯片內(nèi)部處理速度不足時(shí)發(fā)生溢出錯(cuò)誤。
輸入端數(shù)據(jù)選通器的功能是在輸入端輪詢控制器的控制下，將選中的RxFIFO的數(shù)據(jù)讀出并發(fā)送到寫數(shù)據(jù)總線上。輸入端數(shù)據(jù)選通器被設(shè)計(jì)為一個(gè)多路選一開(kāi)關(guān)。
輸出端數(shù)據(jù)選通器的功能是在輸出端輪詢控制器單元的控制下，將讀數(shù)據(jù)總線接入到選中的TxFIFO的數(shù)據(jù)輸入端，以便完成TxFIFO的寫入操作。
所述業(yè)務(wù)處理及轉(zhuǎn)發(fā)器向仲裁器提出寫申請(qǐng)信息和讀申請(qǐng)信息。所述業(yè)務(wù)處理及轉(zhuǎn)發(fā)器包括輸入端輪詢控制、業(yè)務(wù)處理器、輸出隊(duì)列調(diào)度器、輸出端輪詢控制器。
輸入端輪詢控制器的功能是輪詢所有RxFIFO中數(shù)據(jù)接收的狀態(tài)，并為每個(gè)新數(shù)據(jù)幀向存儲(chǔ)管理器申請(qǐng)可用的存儲(chǔ)器空間塊，在每塊為定長(zhǎng)的情況下，所述存儲(chǔ)器空間塊可用存儲(chǔ)器的起始地址來(lái)表示，申請(qǐng)到可用的存儲(chǔ)器空間后，輸入端輪詢控制器向仲裁器發(fā)出寫操作申請(qǐng)，并同時(shí)控制輸入端數(shù)據(jù)選通器將RxFIFO的數(shù)據(jù)送到寫數(shù)據(jù)總線上，由仲裁器完成數(shù)據(jù)寫入操作，每次寫操作完成一個(gè)數(shù)據(jù)塊，如128字節(jié)。寫操作執(zhí)行完畢，仲裁器會(huì)返回一個(gè)實(shí)際存儲(chǔ)位置信息，所述實(shí)際存儲(chǔ)位置信息為存儲(chǔ)器的編號(hào)。該實(shí)際存儲(chǔ)位置信息將在報(bào)文讀出時(shí)使用。經(jīng)過(guò)一次或多次數(shù)據(jù)塊寫入操作后可完成一個(gè)完整數(shù)據(jù)報(bào)文的寫入，輸入端輪詢控制器將該數(shù)據(jù)幀的存儲(chǔ)器地址信息和實(shí)際存儲(chǔ)位置信息組合為數(shù)據(jù)幀控制信息，發(fā)送給業(yè)務(wù)處理器進(jìn)行業(yè)務(wù)處理。
業(yè)務(wù)處理器用于完成數(shù)據(jù)的業(yè)務(wù)處理。
輸出隊(duì)列調(diào)度器的功能是為輸出端口提供多個(gè)輸出隊(duì)列并提供隊(duì)列間的優(yōu)先級(jí)調(diào)度服務(wù)。
業(yè)務(wù)處理器和輸出隊(duì)列調(diào)度器是數(shù)據(jù)處理的業(yè)務(wù)單元，經(jīng)過(guò)這兩部分處理后，可以獲得每個(gè)數(shù)據(jù)幀的輸出端口控制信息，該信息與輸入端輪詢控制器提供的數(shù)據(jù)幀的存儲(chǔ)器地址、實(shí)際存儲(chǔ)位置信息等構(gòu)成了待發(fā)發(fā)送數(shù)據(jù)幀的控制信息，用于報(bào)文的發(fā)送。另外，在報(bào)文進(jìn)入輸出緩存器時(shí)，可能因擁塞等原因需要丟棄數(shù)據(jù)幀，輸出隊(duì)列調(diào)度器需要用丟棄的報(bào)文的控制信息向存儲(chǔ)管理器提出存儲(chǔ)釋放申請(qǐng)，以便該塊存儲(chǔ)可用于新數(shù)據(jù)幀的存放。
輸出端輪詢控制器的功能是輪詢TxFIFO的狀態(tài)，當(dāng)發(fā)現(xiàn)TxFIFO中存在至少有一個(gè)空閑的存儲(chǔ)塊時(shí)，則向輸出隊(duì)列調(diào)度器申請(qǐng)端口的待發(fā)數(shù)據(jù)幀信息，以便獲得輸出報(bào)文控制塊信息，然后，根據(jù)其中的存儲(chǔ)器地址及實(shí)際存儲(chǔ)位置信息向仲裁器提出讀數(shù)據(jù)申請(qǐng)，并控制輸出端數(shù)據(jù)選通器將讀數(shù)據(jù)總線上的數(shù)據(jù)讀出并寫入到TxFIFO中，每次操作1個(gè)數(shù)據(jù)塊，如128字節(jié)。如果待發(fā)送數(shù)據(jù)幀長(zhǎng)度超過(guò)1個(gè)數(shù)據(jù)塊大小，則需要多次輪詢?cè)摱丝诓⑦M(jìn)行多次操作。當(dāng)一個(gè)數(shù)據(jù)幀的所有數(shù)據(jù)塊都已讀出完畢，則向存儲(chǔ)管理器發(fā)送釋放緩存申請(qǐng)，以使該緩存可用于新數(shù)據(jù)幀的存放。
存儲(chǔ)管理器的功能是維護(hù)報(bào)文緩存，也就是維護(hù)存儲(chǔ)器的使用。報(bào)文維護(hù)通過(guò)“存儲(chǔ)器使用狀況表”的方式來(lái)操作將所有可用的存儲(chǔ)器按可分配的最小粒度進(jìn)行劃分，每個(gè)粒度單元分配一個(gè)地址標(biāo)識(shí)并配置是否使用的標(biāo)記。當(dāng)輸入端輪詢控制器提出新數(shù)據(jù)幀存儲(chǔ)空間申請(qǐng)時(shí)，存儲(chǔ)管理器返回一個(gè)未使用的緩存塊的地址標(biāo)識(shí)并將有關(guān)地址控制信息標(biāo)志為“已用”，當(dāng)輸出隊(duì)列調(diào)度器和輸出端輪詢控制器返回釋放的地址標(biāo)識(shí)時(shí)，存儲(chǔ)管理器將有關(guān)地址的控制信息修改為“未用”以便再次分配。外部存儲(chǔ)管理器雖然不直接和存儲(chǔ)器打交道，但所有的存儲(chǔ)器空間的分配和使用都由存儲(chǔ)管理器來(lái)控制。
以下闡述本發(fā)明的核心裝置和方法。
兩個(gè)存儲(chǔ)器分別稱為存儲(chǔ)器A組、存儲(chǔ)器B組，用于存儲(chǔ)數(shù)據(jù)。
存儲(chǔ)器A組和存儲(chǔ)器B組是兩套配置完全相同的DDR SDRAM器件組，配置相同指的是位寬、速度、容量都相同，如2組完全相同的64bit@133MHz DDRSDRAM器件。為獲得超過(guò)標(biāo)準(zhǔn)位寬(8bit、16bit、32bit)的存儲(chǔ)器位寬，可以使用多個(gè)標(biāo)準(zhǔn)位寬的DDR SDRAM并聯(lián)配置，并聯(lián)配置需將DDR SDRAM的指令總線和數(shù)據(jù)總線并聯(lián)，以便在控制器側(cè)統(tǒng)一控制。如64bit位寬可以用4個(gè)16bit位寬DDR SDRAM或2個(gè)32bit位寬DDR SDRAM并聯(lián)實(shí)現(xiàn)。
兩個(gè)外部存儲(chǔ)控制器分別稱為存儲(chǔ)器A組控制器、存儲(chǔ)器B組控制器。其中存儲(chǔ)器A組控制器控制存儲(chǔ)器A組進(jìn)行讀寫，存儲(chǔ)器B組控制器控制存儲(chǔ)器B組進(jìn)行讀寫。存儲(chǔ)器A組控制器和存儲(chǔ)器B組控制器是兩套功能完全相同的DDR SDRAM讀寫控制器，但在操作上完全獨(dú)立，即每個(gè)控制器都可以各自完成讀寫操作，互相之間沒(méi)有任何影響和牽制，兩個(gè)控制器間的協(xié)調(diào)由仲裁器進(jìn)行控制。DDR SDRAM控制器完成標(biāo)準(zhǔn)的DDR SDRAM讀寫操作，包括讀寫操作前的Bank(塊)激活、Bank讀寫指令發(fā)送、Bank預(yù)充電、Bank刷新等。
仲裁器可同時(shí)或單獨(dú)接收來(lái)自輸入端的寫數(shù)據(jù)申請(qǐng)和來(lái)自輸出端的讀數(shù)據(jù)申請(qǐng)。當(dāng)同時(shí)接收到來(lái)自輸入端的寫數(shù)據(jù)申請(qǐng)和來(lái)自輸出端的讀數(shù)據(jù)申請(qǐng)時(shí)，可控制一個(gè)DDR SDRAM控制器完成寫數(shù)據(jù)總線上的數(shù)據(jù)寫入存儲(chǔ)器的操作，控制另一個(gè)DDR SDRAM控制器完成存儲(chǔ)器讀操作并將讀出數(shù)據(jù)放入讀數(shù)據(jù)總線上。當(dāng)僅接收來(lái)自輸入端的寫數(shù)據(jù)申請(qǐng)時(shí)，可控制任一個(gè)DDRSDRAM控制器完成寫數(shù)據(jù)總線上的數(shù)據(jù)寫入存儲(chǔ)器的操作，當(dāng)僅接收來(lái)自輸出端的讀數(shù)據(jù)申請(qǐng)時(shí)，可控制與實(shí)際存儲(chǔ)位置信息相對(duì)應(yīng)的DDR SDRAM控制器完成存儲(chǔ)器讀操作并將讀出數(shù)據(jù)放入讀數(shù)據(jù)總線上。
根據(jù)以上所述，對(duì)本發(fā)明來(lái)說(shuō)，本發(fā)明的特點(diǎn)如下。
1、本發(fā)明不僅可支持定長(zhǎng)數(shù)據(jù)塊的外部存儲(chǔ)，也支持變長(zhǎng)數(shù)據(jù)塊的外部存儲(chǔ)。如果待處理的是變長(zhǎng)報(bào)文，則在輸入緩存器完成定長(zhǎng)切分，在輸出緩存器完成拼接操作，如果待處理的是定長(zhǎng)報(bào)文，則可將讀寫操作的長(zhǎng)度設(shè)置為與定長(zhǎng)報(bào)文長(zhǎng)度相對(duì)應(yīng)的長(zhǎng)度，從而不需要切分。
2、通過(guò)本發(fā)明的數(shù)據(jù)處理過(guò)程后，可將數(shù)據(jù)讀寫裝置的多個(gè)外部網(wǎng)絡(luò)端口，復(fù)用為一路寫存儲(chǔ)器操作序列和一路讀存儲(chǔ)器操作序列，序列中的每個(gè)操作完成一個(gè)定長(zhǎng)數(shù)據(jù)塊的讀或?qū)懖僮鳌?br> 3、使用兩路完全獨(dú)立的DDR SDRAM支持?jǐn)?shù)據(jù)的讀存儲(chǔ)器序列和寫存儲(chǔ)器序列的操作申請(qǐng)，兩路DDR SDRAM有完全相同的存儲(chǔ)空間和地址空間分配。
4、兩路DDR SDRAM的地址統(tǒng)一維護(hù)，相同地址單元同時(shí)分配、使用和回收，既每個(gè)待存儲(chǔ)數(shù)據(jù)都分得2倍容量的存儲(chǔ)器空間，但每個(gè)待存儲(chǔ)數(shù)據(jù)都只寫入一路DDR SDRAM中，存儲(chǔ)器的利用率最高為50％，寫入哪路DDRSDRAM通過(guò)仲裁規(guī)則來(lái)決定。
地址統(tǒng)一維護(hù)是指兩路DDR SDRAM中相同的地址單元在存儲(chǔ)管理器中被當(dāng)作是一個(gè)管理單元，僅分配一個(gè)地址標(biāo)識(shí)符，存儲(chǔ)管理器并不知道有兩路完全相同的DDR SDRAM的存在，因而每次分配一個(gè)地址標(biāo)識(shí)符給新數(shù)據(jù)幀時(shí)，實(shí)際上是將存儲(chǔ)器A、B組中的地址單元同時(shí)進(jìn)行了分配，相當(dāng)于每個(gè)新數(shù)據(jù)幀獲得了2倍的存儲(chǔ)空間。數(shù)據(jù)幀在使用該存儲(chǔ)空間時(shí)，只能使用其中的50％，具體使用哪些部分由仲裁規(guī)則來(lái)控制。當(dāng)進(jìn)行地址回收時(shí)，也同樣使用這個(gè)單一的地址標(biāo)識(shí)符，相當(dāng)于A、B組中的地址單元同時(shí)進(jìn)行回收。
所述仲裁規(guī)則是指如果同時(shí)有讀請(qǐng)求和寫請(qǐng)求，則將讀請(qǐng)求分配到其需要的那一路DDR SDRAM中，將寫請(qǐng)求分配到另一路DDR SDRAM中；如果僅有讀請(qǐng)求，則將讀請(qǐng)求分配到其需要的那一路DDR SDRAM中；如果僅有寫請(qǐng)求，可將其分配到任一路DDR SDRAM中。對(duì)寫請(qǐng)求操作響應(yīng)完畢，都要將數(shù)據(jù)實(shí)際存儲(chǔ)位置信息返回給輸入端輪詢控制器，以便在輸出側(cè)讀請(qǐng)求時(shí)使用，所述實(shí)際存儲(chǔ)位置信息是指DDR SDRAM的編號(hào)，表示數(shù)據(jù)被放在哪一組DDR SDRAM中的信息。
為了保證本發(fā)明的仲裁規(guī)則得以實(shí)現(xiàn)，還要構(gòu)造DDR SDRAM的訪問(wèn)時(shí)序，以便在讀、寫操作均充分利用DDR SDRAM的帶寬情況下，使讀操作指令周期和寫操作指令周期等長(zhǎng)，從而構(gòu)造出流水線方式的DDR SDRAM訪問(wèn)操作訪問(wèn)方式，確保讀寫操作的同步。
下面詳細(xì)描述DDR SDRAM的操作時(shí)序。
本發(fā)明的一個(gè)實(shí)施例是每次讀寫128字節(jié)的數(shù)據(jù)塊，在2組DDR SDRAM中，每一組位寬為64bit，每個(gè)數(shù)據(jù)塊均使用了每個(gè)DDR SDRAM的全部4個(gè)Bank。
如圖2所示，128字節(jié)寫入64bit DDR SDRAM的4個(gè)Bank設(shè)計(jì)為使用11個(gè)時(shí)鐘周期。在圖2中，clk是DDR SDRAM的主時(shí)鐘，cmd是發(fā)送給DDR SDRAM的命令，ba是發(fā)送給DDR SDRAM的Bank號(hào)，dq[63:0]是發(fā)送給DDR SDRAM的數(shù)據(jù)。
發(fā)送給DDR SDRAM的指令包括NOP空操作、N空操作、A激活Bank操作、W寫B(tài)ank操作，涉及Bank操作時(shí)的Bank號(hào)在指令發(fā)送的同時(shí)提供，Bank號(hào)為0、1、2、3，對(duì)應(yīng)DDR SDRAM的4個(gè)Bank。數(shù)據(jù)線dq標(biāo)識(shí)為0、1、2、3時(shí)表示發(fā)送給Bank號(hào)0、1、2、3的數(shù)據(jù)。
寫操作使用11個(gè)時(shí)鐘周期是從cmd上衡量的，根據(jù)本發(fā)明，無(wú)論本次寫操作前是讀操作還是寫操作，本次寫操作啟動(dòng)后，都需要消耗11個(gè)周期，才能發(fā)起下一個(gè)讀或?qū)懖僮髦芷?。如果寫入的?shù)據(jù)不足128字節(jié)，則11個(gè)時(shí)鐘周期不會(huì)全部用完，但為保持流水線周期相等，剩余的時(shí)鐘周期保持空閑。
根據(jù)DDR SDRAM器件速度的不同，如圖3所示，從64bit DDR SDRAM的4個(gè)Bank中讀出128字節(jié)會(huì)消耗10到11個(gè)時(shí)鐘周期，在圖3中，clk是DDRSDRAM的主時(shí)鐘，cmd是發(fā)送給DDR SDRAM的命令，ba是發(fā)送給DDR SDRAM的Bank號(hào)，dq[63:0]是發(fā)送給DDR SDRAM的數(shù)據(jù)。
發(fā)送給DDR SDRAM的指令包括NOP空操作、N空操作、A激活Bank操作、R讀Bank操作，涉及Bank操作時(shí)的Bank號(hào)在指令發(fā)送的同時(shí)提供，Bank號(hào)為0、1、2、3，對(duì)應(yīng)DDR SDRAM的4個(gè)Bank。數(shù)據(jù)線dq標(biāo)識(shí)為0、1、2、3時(shí)表示DDR SDRAM返回的Bank號(hào)0、1、2、3的數(shù)據(jù)。
以上讀操作過(guò)程消耗了10個(gè)時(shí)鐘周期，是因?yàn)槭褂昧薈AS(中文？)參數(shù)為2個(gè)時(shí)鐘周期的DDR SDRAM，也就是dq數(shù)據(jù)比R操作指令延遲2個(gè)時(shí)鐘周期響應(yīng)。與寫操作一樣，消耗10個(gè)時(shí)鐘周期是從cmd上衡量的，無(wú)論本次讀操作前是讀操作還是寫操作，本次寫操作啟動(dòng)后，都需要消耗10個(gè)周期，才能發(fā)起下一個(gè)讀或?qū)懖僮髦芷凇?br> 如圖4所示，如果是CAS參數(shù)為2.5個(gè)時(shí)鐘周期的DDR SDRAM器件，則需要消耗11個(gè)時(shí)鐘周期，在圖4中，clk是DDR SDRAM的主時(shí)鐘，cmd是發(fā)送給DDR SDRAM的命令，ba是發(fā)送給DDR SDRAM的Bank號(hào)，dq[63:0]是發(fā)送給DDRSDRAM的數(shù)據(jù)。
發(fā)送給DDR SDRAM的指令包括NOP空操作、N空操作、A激活Bank操作、R讀Bank操作，涉及Bank操作時(shí)的Bank號(hào)在指令發(fā)送的同時(shí)提供，Bank號(hào)為0、1、2、3，對(duì)應(yīng)DDR SDRAM的4個(gè)Bank。數(shù)據(jù)線dq標(biāo)識(shí)為0、1、2、3時(shí)表示DDR SDRAM返回的Bank號(hào)0、1、2、3的數(shù)據(jù)。
使用CAS參數(shù)為2.5個(gè)時(shí)鐘周期的DDR SDRAM器件，則dq數(shù)據(jù)比R操作指令延遲2.5個(gè)時(shí)鐘周期出現(xiàn)，因而整個(gè)讀指令共消耗11個(gè)時(shí)鐘周期，這11個(gè)時(shí)鐘周期是從cmd上衡量的，無(wú)論本次讀操作前是讀操作還是寫操作，本次寫操作啟動(dòng)后，都需要消耗11個(gè)周期，才能發(fā)起下一個(gè)讀或?qū)懖僮髦芷凇?br> 類似的，如果使用CAS參數(shù)為3個(gè)時(shí)鐘周期的DDR SDRAM，仍然可以獲得11個(gè)時(shí)鐘的讀操作周期。
為了構(gòu)造DDR SDRAM訪問(wèn)流水線，必須使寫操作所使用的時(shí)鐘周期與讀操作所使用的時(shí)鐘周期相等，由于寫周期為11個(gè)時(shí)鐘周期，因此，可以使用讀周期小于或等于11個(gè)時(shí)鐘周期的DDR SDRAM，但要使讀周期都統(tǒng)一為11個(gè)時(shí)鐘周期，即與寫周期相同，以便DDR SDRAM可以用11個(gè)時(shí)鐘周期的流水線進(jìn)行操作。如果原為10個(gè)時(shí)鐘周期的讀操作，需要在流水線操作時(shí)空1個(gè)時(shí)鐘周期。如果讀出的數(shù)據(jù)不足128字節(jié)，則11個(gè)時(shí)鐘周期不會(huì)全部用完，但為保持流水線周期相等，剩余的時(shí)鐘周期保持空閑。
仲裁器接收來(lái)自輸入端和輸出端的讀寫請(qǐng)求，進(jìn)行操作仲裁和DDRSDRAM分配后，按11個(gè)時(shí)鐘周期流水線的方式啟動(dòng)DDR SDRAM，使兩條流水線周期完全同步，任何一條流水線沒(méi)有指令則該級(jí)流水線空轉(zhuǎn)，待下一個(gè)流水線周期到來(lái)后再啟動(dòng)下一個(gè)操作周期。
需要注意的是，以上時(shí)序定義是指DDR SDRAM控制器和DDR SDRAM器件間的時(shí)序，為了達(dá)到該接口上的流水線時(shí)序及帶寬，仲裁器及DDR SDRAM控制器需要考慮各自的電路處理延遲，如讀寫申請(qǐng)的到來(lái)時(shí)間、仲裁操作時(shí)間、啟動(dòng)命令時(shí)間等。具體的延遲及控制時(shí)序在電路設(shè)計(jì)中考慮，不屬本發(fā)明的關(guān)鍵內(nèi)容，本文不再討論。
上面闡述的是一種高帶寬利用率的DDR SDRAM操作流水線設(shè)計(jì)，帶寬利用率達(dá)到了8/11。如果需要的帶寬不高，也可以考慮將流水線周期增加到12或13個(gè)時(shí)鐘周期，這樣可以使用性能指標(biāo)稍低的DDR SDRAM器件以降低成本。另外，也可以變更寫入到每個(gè)Bank中的數(shù)據(jù)量，如從當(dāng)前的每個(gè)Bank寫4組數(shù)據(jù)增加到8組數(shù)據(jù)等，從而整個(gè)流水線延長(zhǎng)到19個(gè)周期但利用率提高到16/19。僅僅對(duì)流水線周期數(shù)及數(shù)據(jù)讀寫長(zhǎng)度，不對(duì)本發(fā)明構(gòu)成實(shí)質(zhì)性的改進(jìn)。
以上對(duì)本發(fā)明的數(shù)據(jù)讀寫裝置進(jìn)行了詳細(xì)討論，下面描述本發(fā)明的數(shù)據(jù)讀寫方法。
本發(fā)明的數(shù)據(jù)讀寫方法的總體思想是仲裁器獲得寫申請(qǐng)信息和/或讀申請(qǐng)信息；仲裁器根據(jù)仲裁規(guī)則處理讀申請(qǐng)信息和/或讀申請(qǐng)信息。所述的寫申請(qǐng)信息包括待寫數(shù)據(jù)和待寫地址，所述的讀申請(qǐng)信息包括地址信息和實(shí)際存儲(chǔ)位置信息。所述存儲(chǔ)控制器讀操作所使用的時(shí)鐘周期與寫操作所使用時(shí)鐘周期相等。
圖5示出了根據(jù)圖1所示實(shí)施例的寫數(shù)據(jù)操作流程圖。如圖5所示，下面描述寫操作流程。
在步驟51中，輸入端輪詢控制器輪詢所有輸入緩存器的狀態(tài)；在步驟52中，輸入端輪詢控制器若發(fā)現(xiàn)輸入緩存器中有新接收的數(shù)據(jù)，則執(zhí)行步驟53，否則執(zhí)行步驟51，繼續(xù)輪詢輸入緩存器的狀態(tài)。
在步驟53、輸入端輪詢控制器為所接收的數(shù)據(jù)向存儲(chǔ)管理器申請(qǐng)可用的存儲(chǔ)器的存儲(chǔ)空間。
在步驟54中，輸入端輪詢控制器控制輸入端數(shù)據(jù)選通器將輸入緩存器中的數(shù)據(jù)放在寫數(shù)據(jù)總線上。
在步驟55中，仲裁器根據(jù)仲裁規(guī)則控制存儲(chǔ)控制器將寫數(shù)據(jù)總線上的數(shù)據(jù)寫入存儲(chǔ)器的可用空間中。
所述仲裁規(guī)則是指當(dāng)仲裁器發(fā)現(xiàn)僅有寫操作申請(qǐng)時(shí)，仲裁器根據(jù)寫申請(qǐng)信息控制存儲(chǔ)控制器將數(shù)據(jù)寫入任一存儲(chǔ)器中；僅有讀操作申請(qǐng)時(shí)，仲裁器根據(jù)讀申請(qǐng)信息控制存儲(chǔ)控制器從存儲(chǔ)器中讀出數(shù)據(jù)；既有寫操作申請(qǐng)也有寫操作申請(qǐng)時(shí)，仲裁器根據(jù)讀申請(qǐng)信息控制存儲(chǔ)控制器從存儲(chǔ)器中讀出數(shù)據(jù)，并根據(jù)寫申請(qǐng)信息控制存儲(chǔ)控制器將數(shù)據(jù)寫入另一存儲(chǔ)器中。
在步驟56中，仲裁器將實(shí)際存儲(chǔ)位置信息返回輸入端輪詢控制器。
在步驟57中，輸入端輪詢控制器向業(yè)務(wù)處理器發(fā)送實(shí)際存儲(chǔ)位置信息。
圖6示出了根據(jù)圖1所示實(shí)施例的讀數(shù)據(jù)操作流程圖。如圖6所示，下面詳細(xì)描述讀數(shù)據(jù)的流程。
在步驟61中，輸出端輪詢控制器輪詢所有輸出緩存器的狀態(tài)。
在步驟62中，輸出端輪詢控制器若發(fā)現(xiàn)輸出緩存器中存在空閑的存儲(chǔ)空間塊，則執(zhí)行步驟63，否則，執(zhí)行步驟61，繼續(xù)輪詢輸出緩存器的狀態(tài)。
在步驟63中，輸出端輪詢控制器向輸出隊(duì)列調(diào)度器申請(qǐng)輸出緩存器的待發(fā)數(shù)據(jù)幀信息。
在步驟64中，輸出端輪詢控制器根據(jù)待發(fā)數(shù)據(jù)幀信息獲得數(shù)據(jù)的外部存儲(chǔ)地址和實(shí)際存儲(chǔ)位置信息，并將外部存儲(chǔ)地址和實(shí)際存儲(chǔ)位置信息發(fā)給仲裁器。
在步驟65中，仲裁器根據(jù)上述仲裁規(guī)則、外部存儲(chǔ)地址和實(shí)際存儲(chǔ)位置信息控制存儲(chǔ)控制器讀出數(shù)據(jù)，并將數(shù)據(jù)放在讀數(shù)據(jù)總線上。
在步驟66中，輸出端輪詢控制器控制輸出端數(shù)據(jù)選通器將讀數(shù)據(jù)總線上的數(shù)據(jù)讀出并寫入到輸出緩存器中。
在步驟67中，輸出端輪詢控制器向存儲(chǔ)管理器發(fā)送釋放存儲(chǔ)空間申請(qǐng)。
本發(fā)明使用2路并行DDR SDRAM，可使總位寬達(dá)到與1路DDR SDRAM位寬相同的情況下，每路的位寬只有總位寬的一半，因此小報(bào)文的帶寬利用率很高，保證了小報(bào)文時(shí)的帶寬性能要求，從而降低了系統(tǒng)設(shè)計(jì)難度。
另外，2路DDR SDRAM的操作過(guò)程和仲裁算法簡(jiǎn)單可靠。
通過(guò)本發(fā)明的仲裁過(guò)程，可以保證任何時(shí)刻的讀寫申請(qǐng)均可以獲得各自可用的DDR SDRAM，保證讀寫操作立刻得到響應(yīng)，數(shù)據(jù)輸入和數(shù)據(jù)輸出過(guò)程不被干擾和打斷。
由于輸入過(guò)程和輸出過(guò)程始終可以有各自可用的DDR SDRAM資源，邏輯上相當(dāng)于為輸入和輸出過(guò)程配置了獨(dú)立的DDR SDRAM。這樣，在計(jì)算DDRSDRAM提供的帶寬能否滿足各自過(guò)程帶寬的需要時(shí)，完全解除了可用資源的不確定性，簡(jiǎn)化了計(jì)算過(guò)程，并且計(jì)算結(jié)果可完全信賴。
還應(yīng)注意到，輸入、輸出端數(shù)據(jù)選通器與仲裁器之間及輸入、輸出端輪詢控制器與仲裁器之間可以通過(guò)FIFO的方式連接，這樣會(huì)使得仲裁器與業(yè)務(wù)處理及轉(zhuǎn)發(fā)器之間的配合關(guān)系更加靈活，控制時(shí)序更加容易設(shè)計(jì)。用FIFO替代直接連接關(guān)系，并不改變存儲(chǔ)控制系統(tǒng)的核心設(shè)計(jì)結(jié)構(gòu)，不對(duì)本發(fā)明構(gòu)成實(shí)質(zhì)上的改進(jìn)。
另外，輸入、輸出端數(shù)據(jù)選通器與仲裁器之間也可以復(fù)用到幾個(gè)FIFO，由仲裁器通過(guò)對(duì)多個(gè)FIFO的輪詢來(lái)獲得讀寫數(shù)據(jù)，從而增強(qiáng)業(yè)務(wù)和數(shù)據(jù)讀寫裝置的設(shè)計(jì)靈活性。用多個(gè)FIFO替代直接連接關(guān)系或單個(gè)FIFO連接，并不改變2路DDR SDRAM的核心設(shè)計(jì)結(jié)構(gòu)，不對(duì)本發(fā)明構(gòu)成實(shí)質(zhì)上的改進(jìn)。
本發(fā)明以DDR SDRAM為例對(duì)本發(fā)明的基本思想進(jìn)行了詳細(xì)描述，本發(fā)明可應(yīng)用所有類型的存儲(chǔ)器，包括內(nèi)置SRAM、內(nèi)置PSRAM、內(nèi)置DRAM、外置SRAM、外置PSRAM、外置SDRAM、外置DDR SDRAM、外置DDR2 SDRAM、外置RLDRAM(低延遲動(dòng)態(tài)同步隨機(jī)訪問(wèn)存儲(chǔ)器)、外置FCRAM(快速周期隨機(jī)訪問(wèn)存儲(chǔ)器)等，以及未來(lái)可能出現(xiàn)的任何類型存儲(chǔ)器，更換存儲(chǔ)器類型只需要調(diào)整流水線的操作時(shí)序即可，不對(duì)本發(fā)明構(gòu)成實(shí)質(zhì)性的改進(jìn)。
雖然通過(guò)實(shí)施例描繪了本發(fā)明，但本領(lǐng)域普通技術(shù)人員知道，在不脫離本發(fā)明的精神和實(shí)質(zhì)的情況下，就可使本發(fā)明有許多變形和變化，本發(fā)明的范圍由所附的權(quán)利要求來(lái)限定。
權(quán)利要求
1.一種數(shù)據(jù)讀寫裝置，包括寫請(qǐng)求裝置，用于產(chǎn)生寫請(qǐng)求、寫地址和寫數(shù)據(jù)；讀請(qǐng)求裝置，用于產(chǎn)生讀請(qǐng)求和讀地址；其特征在于，所述數(shù)據(jù)讀寫裝置還包括兩個(gè)存儲(chǔ)器，用于存儲(chǔ)數(shù)據(jù)；兩個(gè)存儲(chǔ)控制器，用于分別控制兩個(gè)存儲(chǔ)器的讀寫操作；仲裁器，用于根據(jù)仲裁規(guī)則、寫請(qǐng)裝置所產(chǎn)生的信息和讀請(qǐng)求裝置所產(chǎn)生的信息控制存儲(chǔ)控制器對(duì)所述的存儲(chǔ)器實(shí)施讀操作或/和寫操作。
2.根據(jù)權(quán)利要求1所述的數(shù)據(jù)讀寫裝置，其特征在于，所述的兩個(gè)存儲(chǔ)器其容量相同。
3.根據(jù)權(quán)利要求1所述的數(shù)據(jù)讀寫裝置，其特征在于，所述的兩個(gè)存儲(chǔ)器其類型相同。
4.根據(jù)權(quán)利要求1、2或3所述的數(shù)據(jù)讀寫裝置，其特征在于，所述的存儲(chǔ)器為雙倍速率動(dòng)態(tài)同步隨機(jī)訪問(wèn)存儲(chǔ)器。
5.根據(jù)權(quán)利要求1所述的數(shù)據(jù)讀寫裝置，其特征在于，所述的仲裁規(guī)則為僅有寫操作時(shí)，仲裁器控制存儲(chǔ)控制器將數(shù)據(jù)寫入任一存儲(chǔ)器中；僅有讀操作時(shí)，仲裁器控制存儲(chǔ)控制器從存儲(chǔ)器中讀出數(shù)據(jù)；既有寫操作也有讀操作時(shí)，仲裁器控制存儲(chǔ)控制器從存儲(chǔ)器中讀出數(shù)據(jù)，并將數(shù)據(jù)寫入另一個(gè)存儲(chǔ)器中。
6.一種數(shù)據(jù)讀寫方法，其特征在于，包括A、仲裁器獲得寫申請(qǐng)信息和/或讀申請(qǐng)信息；B、仲裁器根據(jù)仲裁規(guī)則處理讀申請(qǐng)信息和/或讀申請(qǐng)信息。
7.根據(jù)權(quán)利要求6所述的數(shù)據(jù)讀寫方法，其特征在于，所述的寫申請(qǐng)信息包括待寫數(shù)據(jù)和待寫地址，所述的讀申請(qǐng)信息包括地址信息和實(shí)際存儲(chǔ)位置信息。
8.根據(jù)權(quán)利要求6或7所述的數(shù)據(jù)讀寫方法，其特征在于，所述的步驟B進(jìn)一步包括僅有寫操作申請(qǐng)信息時(shí)，仲裁器根據(jù)寫操作申請(qǐng)信息控制存儲(chǔ)控制器將數(shù)據(jù)寫入任一存儲(chǔ)器中；僅有讀操作申請(qǐng)信息時(shí)，仲裁器根據(jù)讀操作申請(qǐng)信息控制存儲(chǔ)控制器從存儲(chǔ)器中讀出數(shù)據(jù)；既有寫操作申請(qǐng)信息也有寫操作申請(qǐng)信息時(shí)，仲裁器根據(jù)讀操作申請(qǐng)信息控制存儲(chǔ)控制器從存儲(chǔ)器中讀出數(shù)據(jù)，并根據(jù)寫操作申請(qǐng)信息將待寫數(shù)據(jù)寫入另一個(gè)存儲(chǔ)器中。
9.根據(jù)權(quán)利要求8所述的數(shù)據(jù)讀寫方法，其特征在于，所述存儲(chǔ)控制器讀操作所使用的時(shí)鐘周期與寫操作所使用時(shí)鐘周期相等。
10.根據(jù)權(quán)利要求9所述的數(shù)據(jù)讀寫方法，其特征在于，當(dāng)使用雙倍速率動(dòng)態(tài)同步隨機(jī)訪問(wèn)存儲(chǔ)器時(shí)，所述存儲(chǔ)控制器讀操作所使用的時(shí)鐘周期和寫操作所使用時(shí)鐘周期為11個(gè)時(shí)鐘周期。
全文摘要
本發(fā)明公開(kāi)了一種數(shù)據(jù)讀寫裝置，包括寫請(qǐng)求裝置，用于產(chǎn)生寫請(qǐng)求、寫地址和寫數(shù)據(jù)；讀請(qǐng)求裝置，用于產(chǎn)生讀請(qǐng)求和讀地址；兩個(gè)存儲(chǔ)器，用于存儲(chǔ)數(shù)據(jù)；兩個(gè)存儲(chǔ)控制器，用于分別控制兩個(gè)存儲(chǔ)器的讀寫操作；仲裁器，用于根據(jù)仲裁規(guī)則、寫請(qǐng)裝置所產(chǎn)生的信息和讀請(qǐng)求裝置所產(chǎn)生的信息控制存儲(chǔ)控制器對(duì)所述的存儲(chǔ)器實(shí)施讀操作或/和寫操作。所述的兩個(gè)存儲(chǔ)器其容量、類型相同。本發(fā)明還公開(kāi)了一種數(shù)據(jù)讀寫方法。根據(jù)本發(fā)明，可以保證任何時(shí)刻的讀寫申請(qǐng)均可以獲得各自可用的存儲(chǔ)器，保證讀寫操作立刻得到響應(yīng)，數(shù)據(jù)輸入和數(shù)據(jù)輸出過(guò)程不被干擾和打斷，從而提高了數(shù)據(jù)處理能力。
文檔編號(hào)G06F3/06GK1855880SQ200510066578
公開(kāi)日2006年11月1日 申請(qǐng)日期2005年4月28日 優(yōu)先權(quán)日2005年4月28日
發(fā)明者林郁, 羅琨 申請(qǐng)人:華為技術(shù)有限公司