專利名稱：半導體存儲裝置和用于高頻操作的模塊的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種雙數(shù)據(jù)速率同步半導體存儲裝置，尤其涉及一種用于使用自由運行(free-running)時鐘來輸入和輸出數(shù)據(jù)并且將通知數(shù)據(jù)的開始的前同步碼插入到輸出數(shù)據(jù)中的同步半導體存儲裝置。
背景技術(shù)：
通常說來，同步半導體存儲裝置與外部系統(tǒng)時鐘同步接收和輸出數(shù)據(jù)。同步半導體存儲裝置分為單數(shù)據(jù)速率同步半導體存儲裝置(下文中稱為SDRSDRAM)和雙數(shù)據(jù)速率同步半導體存儲裝置(下文中稱為DDR SDRAM)。
SDR SDRAM與上升邊緣或下降邊緣同步操作，而DDR SDRAM既與上升邊緣同步操作又與下降邊緣同步操作。因此，對于同樣的系統(tǒng)時鐘，DDRSDRAM的操作頻率為SDR SDRAM的兩倍。由于DDR SDRAM高頻傳送數(shù)據(jù)，因此使用數(shù)據(jù)選通信號DS來鎖存(latch)這樣的高頻數(shù)據(jù)。
當輸出數(shù)據(jù)時，由數(shù)據(jù)源生成數(shù)據(jù)選通信號DS。也就是說，當將數(shù)據(jù)從主裝置(master)如芯片組(chipset)或集線器(hub)輸入到DDR SDRAM時，由主裝置生成數(shù)據(jù)選通信號DS，并將其隨同數(shù)據(jù)一起輸入到DDR SDRAM。反之，當從DDR SDRAM輸出數(shù)據(jù)時，在DDR SDRAM中生成數(shù)據(jù)選通信號DS，并將其隨同數(shù)據(jù)一起輸出到主裝置。接收數(shù)據(jù)的一方通過數(shù)據(jù)選通信號DS識別數(shù)據(jù)的輸入。也就是說，數(shù)據(jù)選通信號DS扮演用于半導體存儲裝置的同步時鐘的角色以識別數(shù)據(jù)。
在從數(shù)據(jù)源輸出數(shù)據(jù)之前，這樣的數(shù)據(jù)選通信號DS保持高阻抗狀態(tài)(在高電平和低電平之間)。在從輸出數(shù)據(jù)時起一個周期之前將數(shù)據(jù)選通信號DS改變?yōu)榈碗娖健８鶕?jù)數(shù)據(jù)窗的變化來切換(toggle)數(shù)據(jù)選通信號DS。完整輸出數(shù)據(jù)后，數(shù)據(jù)選通信號DS回到高阻抗狀態(tài)。
圖1說明了使用數(shù)據(jù)選通信號的傳統(tǒng)半導體存儲裝置接收和輸出數(shù)據(jù)。參照圖1，傳統(tǒng)半導體存儲裝置響應外部輸入系統(tǒng)時鐘CLK而從主裝置接收命令/地址信號CA，并且使用數(shù)據(jù)源生成的數(shù)據(jù)選通信號DS從主裝置接收數(shù)據(jù)DQ并向主裝置輸出數(shù)據(jù)DQ。
圖2為當將數(shù)據(jù)輸入到圖1所示的所述傳統(tǒng)半導體存儲裝置時，即圖1所示的傳統(tǒng)半導體存儲裝置接收寫命令Write時的信號時間圖。圖3為當圖1所示的傳統(tǒng)半導體存儲裝置接收讀命令Read時的信號時間圖。
如圖2和3所示，當傳統(tǒng)半導體存儲裝置接收寫命令Write時，該傳統(tǒng)半導體存儲裝置與從主裝置輸入的數(shù)據(jù)選通信號DS的中心同步地接收數(shù)據(jù)Q0-Q3。當傳統(tǒng)半導體存儲裝置接收讀命令Read時，該傳統(tǒng)半導體存儲裝置輸出由該半導體存儲裝置生成的數(shù)據(jù)選通信號DS以及與該數(shù)據(jù)選通信號DS的邊緣同步的數(shù)據(jù)Q0-Q3。然而，由于當接收和輸出數(shù)據(jù)時，這樣的傳統(tǒng)半導體存儲裝置沒有足夠的初始化(setup)和保持的時間余量(time margin)，因此限制了存儲器要具備高速度所需的數(shù)據(jù)輸入/輸出操作。
圖4說明了包括圖1所示的傳統(tǒng)半導體存儲裝置的存儲模塊，特別地，適合占位(stub)總線或點到點(point-to-point)總線的結(jié)構(gòu)的存儲模塊的實施例。
這里，占位總線或點到點總線的結(jié)構(gòu)為這樣的結(jié)構(gòu)，即存儲模塊500和504中包括的存儲器502和506以用于存儲模塊間通信的連接結(jié)構(gòu)通過點到點連接到板上的連接線508，如圖5A所示。另一方面，圖5B所示的短回路通過(short-loop-through)(SLT)總線結(jié)構(gòu)為這樣的結(jié)構(gòu)，即存儲模塊510和514間的連接線518經(jīng)由存儲模塊510和514的存儲器512和516連接。通常說來，占位總線不適合667兆赫茲或更高的高頻操作。相反地，SLT總線為適合667兆赫茲或更高的高頻操作的總線結(jié)構(gòu)。
參照圖4，傳統(tǒng)的存儲模塊400包括多個存儲器100以及寄存器/PLL402，寄存器/PLL402用于給存儲器100提供系統(tǒng)時鐘CLKm以及外部輸入命令/地址信號Cam，并具有用于使信號同步的PLL電路。用于輸入和輸出數(shù)據(jù)DQ的數(shù)據(jù)線以及用于輸入和輸出數(shù)據(jù)選通信號DS的信號線連接到存儲器100。然而，由于提供給存儲器100的系統(tǒng)時鐘CLKm的路徑(path)以及數(shù)據(jù)選通信號DS的路徑設為彼此不同，并且數(shù)據(jù)選通信號單獨連接到每個存儲器100，因此，數(shù)據(jù)選通信號DS的路徑相對較短。另一方面，系統(tǒng)時鐘CLKm具有相對較長的路徑，將系統(tǒng)時鐘CLKm通過其從接近該寄存器/PLL402的存儲器406和408提供到遠離該寄存器/PLL402的存儲器404和410。因此，如果操作頻率增加，提供到存儲模塊的存儲器的系統(tǒng)時鐘的時間延遲可造成時滯(time skew)。

發(fā)明內(nèi)容
因此，本發(fā)明旨在基本避免由相關(guān)技術(shù)的限制和缺點造成的一個或多個問題的半導體存儲裝置。
為了克服上述問題，本發(fā)明的一個目的為提供一種用于與自由運行時鐘而非數(shù)據(jù)選通信號同步地接收和輸出數(shù)據(jù)的半導體存儲裝置，其中，輸出數(shù)據(jù)包括通知數(shù)據(jù)的開始的前同步碼。本發(fā)明還提出了一種使用該半導體存儲裝置的存儲器模塊。
根據(jù)本發(fā)明，提出了一種半導體存儲裝置，其響應預定的外部輸入時鐘信號而接收外部輸入的數(shù)據(jù)讀命令和外部輸入的地址信號，并且響應該時鐘信號而輸出包括前同步碼的數(shù)據(jù)。
一方面，本發(fā)明旨在一種半導體存儲裝置，其接收外部輸入的時鐘信號，響應該外部時鐘信號而接收外部輸入數(shù)據(jù)讀命令，并且響應該時鐘信號而輸出包括前同步碼的數(shù)據(jù)，其中，前同步碼被添加到輸出數(shù)據(jù)的頭部，并且表示數(shù)據(jù)的開始。
在一個實施例中，添加到每個通過數(shù)據(jù)線輸出的數(shù)據(jù)的前同步碼具有相同的電平。在一個實施例中，前同步碼的電平為高電平?；蛘?，前同步碼的電平為低電平。
在一個實施例中，添加到通過多條數(shù)據(jù)線中的相鄰數(shù)據(jù)線輸出的數(shù)據(jù)的前同步碼具有不同的電平。
在一個實施例中，如果數(shù)據(jù)包括來自于外部的前同步碼，則該半導體存儲裝置檢測輸入數(shù)據(jù)單元中包括的前同步碼，以鎖存輸入數(shù)據(jù)。
該半導體存儲裝置還可以包括控制邏輯，用于響應時鐘信號而生成多個內(nèi)部時鐘信號，與該內(nèi)部時鐘信號同步地接收外部輸入命令/地址信號，并輸出地址信號以輸入和輸出數(shù)據(jù)和預定控制信號；存儲單元，用于響應地址信號和控制信號而存儲數(shù)據(jù)，或鎖存并輸出已存儲的數(shù)據(jù)；以及數(shù)據(jù)輸入/輸出單元，用于響應控制信號和一個時鐘信號而將前同步碼添加到從存儲單元輸出的數(shù)據(jù)并輸出帶有所添加的前同步碼的數(shù)據(jù)，并且在存儲單元中存儲所接收的數(shù)據(jù)。
在一個實施例中，時鐘信號包括彼此不同的第一時鐘信號和第二時鐘信號，響應該第一時鐘信號而生成用于使命令/地址信號同步的第一內(nèi)部時鐘信號，響應該第二時鐘信號和控制信號而生成作為用于輸入/輸出數(shù)據(jù)的同步信號的第二內(nèi)部時鐘信號和第三內(nèi)部時鐘信號。數(shù)據(jù)輸入/輸出單元包括用于將前同步碼添加到輸出數(shù)據(jù)的前同步碼生成器。數(shù)據(jù)輸入/輸出單元還包括用于檢測前同步碼并鎖存輸入數(shù)據(jù)的前同步碼檢測器。
另一方面，本發(fā)明旨在一種半導體存儲裝置，其包括存儲單元，用于存儲數(shù)據(jù)；內(nèi)部時鐘生成器，用于響應外部輸入的第一時鐘信號而生成第一內(nèi)部時鐘信號，并響應預定的控制信號和外部輸入的第二時鐘信號而生成第二內(nèi)部時鐘信號或第三內(nèi)部時鐘信號；命令/地址輸入單元，用于與第一內(nèi)部時鐘信號同步地將外部輸入的命令/地址信號傳送到半導體存儲裝置的內(nèi)部；控制器，用于響應命令/地址信號而輸出多個控制信號和地址信號，以便控制該半導體存儲裝置的操作；數(shù)據(jù)輸入單元，用于與第二內(nèi)部時鐘信號同步地接收數(shù)據(jù)；數(shù)據(jù)輸出單元，用于與第三內(nèi)部時鐘信號同步地輸出包括前同步碼的數(shù)據(jù)；以及數(shù)據(jù)處理單元，用于根據(jù)控制單元的控制信號，將通過數(shù)據(jù)輸入單元輸入的數(shù)據(jù)存儲到存儲單元中，或?qū)?shù)據(jù)從存儲單元傳送到數(shù)據(jù)輸出單元，其中，前同步碼被添加到輸出數(shù)據(jù)的頭部，并表示數(shù)據(jù)的開始。添加到每個通過數(shù)據(jù)線輸出的數(shù)據(jù)的前同步碼可具有相同的電平。在一個實施例中，前同步碼的電平為高電平?；蛘?，前同步碼的電平為低電平。在一個實施例中，添加到通過多條數(shù)據(jù)線中的相鄰數(shù)據(jù)線輸出的數(shù)據(jù)的前同步碼具有不同的電平。半導體存儲裝置可僅使用第一時鐘信號生成第一到第三內(nèi)部時鐘信號。在一個實施例中，半導體存儲裝置僅使用第二時鐘信號生成第一到第三內(nèi)部時鐘信號。在一個實施例中，如果數(shù)據(jù)包括來自外部的前同步碼，則半導體存儲裝置檢測輸入數(shù)據(jù)單元中包括的前同步碼，以鎖存輸入數(shù)據(jù)。數(shù)據(jù)輸入單元還可包括前同步碼檢測電路，用于鎖存包括前同步碼的輸入數(shù)據(jù)；以及數(shù)據(jù)輸入緩沖器，用于根據(jù)來自于前同步檢測電路的前同步碼檢測信號，與第二內(nèi)部時鐘信號同步地將輸入數(shù)據(jù)輸入到數(shù)據(jù)輸入單元。
另一方面，本發(fā)明旨在一種輸入和輸出包括前同步碼的數(shù)據(jù)的半導體存儲裝置，該半導體存儲裝置包括存儲單元，用于通過多條數(shù)據(jù)線存儲數(shù)據(jù)；內(nèi)部時鐘生成器，用于響應外部輸入的第一時鐘信號而生成內(nèi)部命令/地址時鐘信號，并響應預定的控制信號和外部輸入的第二時鐘信號而生成多個內(nèi)部時鐘信號；命令/地址輸入單元，用于與內(nèi)部命令/地址時鐘信號同步地將外部輸入的命令/地址信號傳送到該半導體存儲裝置的內(nèi)部；控制器，用于響應命令/地址信號而輸出多個控制信號和地址信號以便控制該半導體存儲裝置的操作；數(shù)據(jù)輸入單元，用于與多個內(nèi)部時鐘信號中的任意一個同步地接收包括前同步碼的數(shù)據(jù)；數(shù)據(jù)輸出單元，用于與多個內(nèi)部時鐘信號中的任意一個同步地輸出包括前同步碼的數(shù)據(jù)；以及數(shù)據(jù)處理單元，用于根據(jù)控制單元的控制信號，將通過數(shù)據(jù)輸入單元輸入的數(shù)據(jù)存儲到存儲單元中，或?qū)?shù)據(jù)從存儲單元傳送到數(shù)據(jù)輸出單元。數(shù)據(jù)輸出單元包括用于生成前同步碼并將該前同步碼添加到輸出數(shù)據(jù)的前同步碼生成器。
在一個實施例中，數(shù)據(jù)輸入單元包括前同步碼檢測器，用于檢測輸入數(shù)據(jù)的前同步碼，并生成前同步碼檢測信號；時鐘選擇器，用來響應該前同步碼檢測信號而接收多個內(nèi)部時鐘信號，并選擇輸出多個內(nèi)部時鐘信號中的一個；以及數(shù)據(jù)輸入緩沖器，用于與由時鐘選擇器所選擇的內(nèi)部時鐘信號同步地接收輸入數(shù)據(jù)。在一個實施例中，多個內(nèi)部時鐘信號彼此具有不同的相位。在一個實施例中，多個內(nèi)部時鐘信號具有45°的相位差。
另一方面，本發(fā)明旨在一種存儲模塊，其具有多個用來響應所輸入的一個時鐘信號而接收命令/地址信號并接收和輸出數(shù)據(jù)的半導體存儲裝置，該存儲模塊包括數(shù)據(jù)線，連接到多個半導體存儲裝置，并作為用于接收和輸出數(shù)據(jù)的路徑；命令/地址線，作為用于經(jīng)由半導體存儲裝置傳送命令/地址信號的路徑；以及時鐘線，作為用于給半導體存儲裝置提供時鐘信號的路徑。通過數(shù)據(jù)線輸出的數(shù)據(jù)包括表示數(shù)據(jù)的開始的前同步碼。
在一個實施例中，通過數(shù)據(jù)線輸入的數(shù)據(jù)還包括表示數(shù)據(jù)的開始的前同步碼。
在一個實施例中，時鐘線獨立地連接到多個半導體存儲裝置中的每一個。
在一個實施例中，時鐘線經(jīng)由多個半導體存儲裝置中每一個連接。
在一個實施例中，存儲模塊還包括具有鎖相回路電路的寄存器電路。
在一個實施例中，存儲模塊具有占位總線結(jié)構(gòu)。
在一個實施例中，存儲模塊具有短回路通過總線結(jié)構(gòu)。
另一方面，本發(fā)明旨在一種存儲模塊，其具有多個用來響應外部輸入的第一時鐘信號而接收命令/地址信號并且響應第二時鐘信號而接收和輸出數(shù)據(jù)的半導體存儲裝置，該存儲模塊包括數(shù)據(jù)線，連接到多個半導體存儲裝置，并作為用于接收和輸出數(shù)據(jù)的路徑；命令/地址線，作為用于經(jīng)由半導體存儲裝置傳送命令/地址信號的路徑；第一時鐘線，作為用于給半導體存儲裝置提供第一時鐘信號的路徑；以及第二時鐘線，作為用于給半導體存儲裝置提供第二時鐘信號的路徑。通過數(shù)據(jù)線輸出的數(shù)據(jù)包括表示數(shù)據(jù)的開始的前同步碼。
在一個實施例中，通過數(shù)據(jù)線輸入的數(shù)據(jù)還包括表示數(shù)據(jù)的開始的前同步碼。
在一個實施例中，第一時鐘線經(jīng)由多個半導體存儲裝置中的每一個連接。
在一個實施例中，第二時鐘線獨立地連接到多個半導體存儲裝置中的每一個。
在一個實施例中，存儲模塊還包括具有鎖相回路電路的寄存器電路。
在一個實施例中，存儲模塊具有占位總線結(jié)構(gòu)。
在一個實施例中，存儲模塊具有短回路通過總線結(jié)構(gòu)。
另一方面，本發(fā)明旨在一種具有多個半導體存儲裝置的存儲模塊，該存儲模塊包括用于連接到存儲模塊外部的通道；集線器，其連接到通道，用于將時鐘信號和通過通道從外部輸入的命令/地址信號傳送到半導體存儲裝置，并使得半導體存儲裝置能夠從外部接收數(shù)據(jù)和向外部輸出數(shù)據(jù)；數(shù)據(jù)線，連接到集線器和多個半導體存儲裝置，并作為用于傳送數(shù)據(jù)的路徑；命令/地址線，作為用于從集線器經(jīng)由半導體存儲裝置傳送命令/地址信號的路徑；以及時鐘線，用于給半導體存儲裝置提供時鐘信號。通過通道輸出到外部的數(shù)據(jù)包括表示數(shù)據(jù)的開始的前同步碼。
在一個實施例中，通過通道輸出到外部的數(shù)據(jù)還包括表示數(shù)據(jù)的開始的前同步碼。
在一個實施例中，時鐘線獨立地連接到多個半導體存儲裝置中的每一個。
在一個實施例中，時鐘線經(jīng)由多個半導體存儲裝置中的每一個連接。
另一方面，本發(fā)明旨在一種具有多個半導體存儲裝置的存儲模塊，該存儲模塊包括用于連接到存儲模塊外部的通道；集線器，其連接到通道，用于將第一時鐘信號、第二時鐘信號和通過通道輸入的命令/地址信號傳送到半導體存儲裝置，并使得半導體存儲裝置能夠通過通道從外部接收數(shù)據(jù)和向外部輸出數(shù)據(jù)；數(shù)據(jù)線，連接到集線器和多個半導體存儲裝置，并作為用于傳送數(shù)據(jù)的路徑；命令/地址線，作為用于從集線器經(jīng)由半導體存儲裝置傳送命令/地址信號的路徑；第一時鐘線，作為用于給半導體存儲裝置提供第一時鐘信號的路徑；以及第二時鐘線，作為用于給半導體存儲裝置提供第二時鐘信號的路徑。通過通道輸出到外部的數(shù)據(jù)包括表示數(shù)據(jù)的開始的前同步碼。
在一個實施例中，通過通道輸出到外部的數(shù)據(jù)還包括表示數(shù)據(jù)的開始的前同步碼。
在一個實施例中，第一時鐘線經(jīng)由多個半導體存儲裝置中的每一個連接。
在一個實施例中，第二時鐘線獨立地連接到多個半導體存儲裝置中的每一個。


通過對附圖所示的本發(fā)明的優(yōu)選實施例進行更詳細地描述，本發(fā)明的前述和其他目的、特征以及優(yōu)點將更為清晰，附圖中，不同視圖中的相同附圖標記代表相同的部件。附圖不必要按比例繪制，重點放在圖解本發(fā)明的原理。
圖1包含圖解使用數(shù)據(jù)選通信號接收和輸出數(shù)據(jù)的傳統(tǒng)半導體存儲裝置的方框圖。
圖2為當圖1所示的傳統(tǒng)半導體存儲裝置接收寫命令時的信號定時圖。
圖3為當圖1所示的傳統(tǒng)半導體存儲裝置接收讀命令時的信號時間圖。
圖4圖解了包括圖1所示的傳統(tǒng)半導體存儲裝置的存儲模塊。
圖5A圖解了存儲模塊之間的占位總線或點到點總線的結(jié)構(gòu)。
圖5B圖解了存儲模塊之間的短回路通過總線的結(jié)構(gòu)。
圖6包含圖解本發(fā)明與自由運行時鐘同步地執(zhí)行數(shù)據(jù)輸入/輸出操作的半導體存儲裝置的方框圖。
圖7為圖解圖6所示的半導體存儲裝置的實施例的詳細的方框圖。
圖8為當本發(fā)明的半導體存儲裝置讀取數(shù)據(jù)時的信號定時圖。
圖9A到9E圖解了本發(fā)明中使用的前同步碼的實施例。
圖10A為當在本發(fā)明的半導體存儲裝置中寫入不包括前同步碼的數(shù)據(jù)時的信號定時圖。
圖10B為當在本發(fā)明的半導體存儲裝置中寫入包括前同步碼的數(shù)據(jù)時的信號定時圖。
圖11為圖解本發(fā)明用于鎖存包括前同步碼的數(shù)據(jù)的數(shù)據(jù)輸入單元的實施例的方框圖。
圖12圖解了用于以圖9E的形式鎖存具有前同步碼的數(shù)據(jù)的電路的實施例。
圖13為圖解選擇用于在圖12的電路圖中檢測前同步碼并鎖存數(shù)據(jù)的同步時鐘的過程的定時圖。
圖14A圖解了使用本發(fā)明的半導體存儲裝置的適合于占位總線或點到點總線結(jié)構(gòu)的存儲模塊的實施例。
圖14B圖解了使用本發(fā)明的半導體存儲裝置的適合于短回路通過總線的結(jié)構(gòu)的存儲模塊的實施例。
圖15圖解了使用本發(fā)明的半導體存儲裝置的存儲模塊的另一個實施例，即其中具有集線器的存儲模塊的另一個實施例。
圖16A圖解了圖15的實施例中省略CA_CLK而使用Data_CLK的存儲模塊的實施例。
圖16B圖解了圖15的實施例中省略Data_CLK而使用CA_CLK的存儲模塊的實施例。
具體實施例方式
圖6圖解了本發(fā)明與自由運行時鐘同步輸入或輸出數(shù)據(jù)的半導體存儲裝置。
參照圖6，本發(fā)明的半導體存儲裝置600使用第一外部時鐘信號CA_CLK接收外部命令/地址信號CA，并在施加數(shù)據(jù)寫或讀命令Write或Read時使用第二外部時鐘信號Data_CLK執(zhí)行數(shù)據(jù)DQ的輸入/輸出操作。
圖7為圖解圖6所示的半導體存儲裝置的實施例的詳細方框圖。參照圖7，命令/地址輸入單元(CA輸入單元)700與從內(nèi)部時鐘生成器702輸入的預定內(nèi)部時鐘信號CAi_CLK同步地將外部命令/地址信號CA傳送到半導體存儲裝置600之內(nèi)。
內(nèi)部時鐘生成器702響應命令/地址時鐘CA_CLK和外部數(shù)據(jù)時鐘Data_CLK而生成多個內(nèi)部時鐘。更確切地說，內(nèi)部時鐘生成器702響應從外部施加的CA_CLK而生成內(nèi)部命令/地址時鐘CAi_CLK，并且響應Data_CLK信號而生成用于根據(jù)從控制器704輸入的預定控制信號Ctrl輸入數(shù)據(jù)的數(shù)據(jù)輸入內(nèi)部時鐘Din_clk，或生成用于輸出數(shù)據(jù)的數(shù)據(jù)輸出內(nèi)部時鐘Dout_clk。也就是說，當從外部通過命令/地址輸入單元700輸入寫命令Write時，內(nèi)部時鐘生成器702生成用于數(shù)據(jù)輸入的Din_clk。當從外部通過命令/地址輸入單元700輸入讀命令Read時，內(nèi)部時鐘生成器702生成用于數(shù)據(jù)輸出的Dout_clk。Din_clk可為多個根據(jù)條件(輸入數(shù)據(jù)包括前同步碼)而具有不同相位的時鐘信號控制器704根據(jù)從命令/地址輸入單元700輸入的命令/地址信號CA生成用于控制存儲裝置的讀或?qū)懖僮鞯目刂菩盘朇trl和Ctrl2，并且將地址信號ADDR傳送到存儲單元712。控制器704包括用于設置和控制存儲器的各種操作選項的模式寄存器。
數(shù)據(jù)處理單元710提供用于根據(jù)從控制器704輸入的操作控制信號Ctrl2在存儲單元712以及數(shù)據(jù)輸入單元706和數(shù)據(jù)輸出單元708兩者之一之間輸入和輸出數(shù)據(jù)的路徑。當輸入包括有關(guān)CAS等待時間和脈沖(burst)數(shù)據(jù)長度BL的信息而不包括前同步碼的數(shù)據(jù)時，數(shù)據(jù)處理單元710可以檢測數(shù)據(jù)的開和結(jié)束。
當讀取數(shù)據(jù)時，數(shù)據(jù)輸出單元708與Dout_clk同步地將從數(shù)據(jù)處理單元710輸入的數(shù)據(jù)傳送到外部。圖8為當本發(fā)明的半導體存儲裝置讀取數(shù)據(jù)時的信號時間圖。如圖8所示，當讀取數(shù)據(jù)時，本發(fā)明的半導體存儲裝置600與DAi_clk同步地從外部接收讀命令Read、命令信號CA，并且與Dout_clk同步地將數(shù)據(jù)輸出到外部。將表示數(shù)據(jù)的開始的前同步碼部分Pre添加到數(shù)據(jù)的頭部。為此，數(shù)據(jù)輸出單元708包括生成表示數(shù)據(jù)的開始的前同步碼以及將該前同步碼添加到輸出數(shù)據(jù)的頭部的前同步碼生成器(未示出)。
圖9A到9E圖解了根據(jù)本發(fā)明的前同步碼的實施例。如圖9A到9E所示，前同步碼可通過各種方式來實現(xiàn)。
在一個例子中，可將同樣電平的前同步碼添加到通過所有數(shù)據(jù)線輸出的數(shù)據(jù)的頭部。也就是說，如圖9A所示，將高電平的前同步碼添加到通過所有數(shù)據(jù)線輸出的數(shù)據(jù)的頭部。同樣，如圖9B所示，將低電平的前同步碼添加到通過所有數(shù)據(jù)線輸出的數(shù)據(jù)的頭部。
在另一個例子中，可將不同電平的前同步碼添加到通過相鄰數(shù)據(jù)線輸出的數(shù)據(jù)的頭部。也就是說，如圖9C和9D所示，將數(shù)據(jù)線分為偶數(shù)數(shù)據(jù)線或奇數(shù)數(shù)據(jù)線，并且將不同電平的前同步碼施加到每個數(shù)據(jù)線。同樣，如圖9E所示，將數(shù)據(jù)線分為4組，即第(4n)條線、第(4n+1)條線、第(4n+2)條線以及第(4n+3)條線，其中n＝0、1、2、……，并且施加每組電平不同的前同步碼。
接收添加了前同步碼的數(shù)據(jù)的裝置需要用于檢測前同步碼并基本上鎖存數(shù)據(jù)的電路。該電路的配置取決于前同步碼的類型。
數(shù)據(jù)輸入單元706與Din_clk信號同步地將從外部輸入的數(shù)據(jù)傳送到數(shù)據(jù)處理單元710。圖10A為當在本發(fā)明的半導體存儲裝置中寫入不包括的前同步碼的數(shù)據(jù)時的信號時間圖。如圖10A所示，當寫入數(shù)據(jù)時，本發(fā)明的半導體存儲裝置與CAi_clk信號同步地從外部接收作為命令信號CA的寫命令Write，并且與Din_clk同步地從外部接收數(shù)據(jù)。在此情況下，可使用有關(guān)CAS等待時間CL和脈沖長度BL的信息找到數(shù)據(jù)的開始和結(jié)束。CAS等待時間CL定義為從命令輸入到數(shù)據(jù)輸入的時鐘數(shù)。脈沖長度BL定義為輸入數(shù)據(jù)的長度。作為參考，圖10A所示的數(shù)據(jù)是CAS等待時間為2(CL＝2)而脈沖長度BL為4(BL＝4)的情況。然而，如果將前同步碼添加到從外部輸入的數(shù)據(jù)，則應當在半導體存儲裝置中實現(xiàn)用于鎖存添加了前同步碼的數(shù)據(jù)的電路。對于用于接收包括前同步碼的數(shù)據(jù)的外部主裝置與處理器是相同的。
圖10B為當寫入包括前同步碼的數(shù)據(jù)時信號的時間圖。圖11為圖解本發(fā)明用于鎖存包括前同步碼的數(shù)據(jù)的數(shù)據(jù)輸入單元的實施例的方框圖。如圖11所示，用于鎖存包括前同步碼的數(shù)據(jù)的電路包括前同步碼檢測器1100，用于檢測從外部輸入的數(shù)據(jù)DQ的前同步碼并檢測數(shù)據(jù)的開始；時鐘選擇器1102，用于選擇適于鎖存從內(nèi)部時鐘生成器702輸入的具有不同相位的多個內(nèi)部時鐘信號PMP的輸入數(shù)據(jù)的時鐘信號PSEL；以及數(shù)據(jù)輸入緩沖1104，用于與從選擇器輸入的時鐘信號PSEL同步地鎖存輸入數(shù)據(jù)DQ。
圖12圖解了用于以圖9E的形式鎖存具有前同步碼的數(shù)據(jù)的電路的實施例。圖13為圖解選擇用于在圖12的電路圖中檢測前同步碼并鎖存數(shù)據(jù)的同步時鐘的過程的時間圖。參照圖12和圖13，如果將圖9E所示的前同步碼施加到圖12所示的前同步數(shù)據(jù)鎖存電路的放大器1204和1206，則在圖13所示的第一周期內(nèi)，第一放大器1204的輸出為高電平，并且該第一放大器1204和第二放大器1206的輸出均為高電平。
如果在第一周期內(nèi)第一放大器1204的輸出為高電平，將該第一放大器1204設置為通過鎖存電路1200為數(shù)據(jù)輸入緩沖1104提供時鐘。將具有不同相位的時鐘信號P0到P315輸入到前同步檢測器1100中的觸發(fā)器的時鐘輸入級CK。這里，輸入的時鐘信號P0到P315具有45°的相位差，如圖12所示。
如果在第二周期內(nèi)第二放大器1206的輸出為高電平，則將高電平的信號輸入到前同步檢測器1100中的觸發(fā)器的輸入級。根據(jù)具有不同相位的時鐘信號P0到P315依次輸出信號Q0到Q315。參照圖13，在第二周期內(nèi)首先變?yōu)楦唠娖降臅r鐘信號為P225，并且前同步檢測器1100首先通過接收此時鐘信號P225的觸發(fā)器輸出信號Q225。
時鐘選擇器1102檢測由前同步碼檢測器1100輸入的第一個信號Q225的相位，選擇相位領(lǐng)先該第一個信號Q22590°的時鐘信號P135，并且將時鐘信號P135施加到數(shù)據(jù)輸入緩沖1104。數(shù)據(jù)輸入緩沖1104與時鐘信號PSEL＝P135同步地鎖存輸入數(shù)據(jù)DQ0到DQ3，并且將鎖存的數(shù)據(jù)存儲在存儲單元712中。這里，當鎖存數(shù)據(jù)時，選擇相位領(lǐng)先為90°的時鐘信號以在圖13所示的數(shù)據(jù)有效時間的中心改變該時鐘信號。
當完整地輸入了數(shù)據(jù)時，脈沖結(jié)束(burst end)電路1202將表示數(shù)據(jù)結(jié)束的信號施加到鎖存電路1200，并且鎖存電路1200重置數(shù)據(jù)輸入緩沖1104的觸發(fā)器。
不僅在半導體存儲裝置中，而且在接收包括前同步碼的數(shù)據(jù)的其他裝置中，應當以同樣的方式實現(xiàn)上述用于鎖存前同步碼的電路?？筛鶕?jù)前同步碼的類型來實現(xiàn)電路的配置。
在上述實施例中，輸入兩個分離的時鐘信號CA_CLK和Data_CLK，以便接收命令/地址信號和來自外部的數(shù)據(jù)。然而，如果兩個時鐘信號CA_CLK和Data_CLK之間的相位差較小(小于或等于0.5tCK，其中，tCK為系統(tǒng)時鐘的一個周期)，則有可能僅通過兩個時鐘信號中的任意一個來輸入命令/地址信號以及接收和輸出數(shù)據(jù)。這里，可以通過設置半導體存儲裝置的控制器704中包括的模式寄存器組(MRS)，來選擇時鐘信號中的任意一個。如上所述，當僅使用兩個時鐘信號中的一個時，在配置存儲模塊時，可以減少用于提供時鐘信號的線的數(shù)目。特別地，由于在使用集線器配置存儲模塊時使用一個時鐘信號，線數(shù)減少了，從而存儲器模塊的厚度減少很多。
圖14A圖解了使用本發(fā)明的半導體存儲裝置的適于占位總線或點到點總線結(jié)構(gòu)的存儲模塊的實施例。圖14B圖解了使用本發(fā)明的半導體存儲裝置的適于短回路通過總線結(jié)構(gòu)的存儲模塊的實施例。如圖14A和圖14B所示，將用于數(shù)據(jù)時鐘Data_CLK的線排列，該數(shù)據(jù)時鐘Data_CLK為取代用于存儲模塊1400上的每個存儲器600的數(shù)據(jù)選通信號的自由運行時鐘。在某些條件下，可在存儲模塊1400之外的芯片組上實現(xiàn)寄存器/PLL電路1402。在此情況下，可從存儲模塊1400中省略寄存器/PLL電路1402。當使用CA_CLK和Data_CLK中的任意一個時，可省略用于Data_CLK的線或用于CA_CLK的線。
圖15圖解了使用本發(fā)明的半導體存儲裝置的存儲模塊的另一個實施例，即其中具有集線器的存儲模塊的另一個實施例。如圖15所示，使用通道CH將包括集線器1500的存儲模塊1502連接到外部，并且有可能僅通過連接到該通道的集線器1500同外部的通信。也就是說，所有存儲模塊1502上的半導體存儲裝置通過連接到通道CH的集線器1500接收各種時鐘信號和來自于外部的數(shù)據(jù)，并且可以輸出數(shù)據(jù)。
如上所述，由于包括集線器的存儲模塊通過該存儲模塊上的集線器同控制器或另一個存儲模塊通信，所以所有的線都連到該集線器。因此，取決于線數(shù)，存儲模塊的厚度可以更厚。在這種情況下，如上所述，可以通過僅使用CA_CLK和Data_CLK中的一個時鐘信號，而減少存儲模塊中設置的線數(shù)，并減少存儲模塊的厚度。
圖16A圖解了省略CA_CLK而使用Data_CLK的存儲模塊的實施例。圖16B圖解了省略Data_CLK而使用CA_CLK的存儲模塊的實施例。如在圖16A中圖解的實施例所示，當僅使用Data_CLK時，可省略用于提供CA_CLK的兩條線。當僅使用CA_CLK時，可省略用于提供Data_CLK的十條線。
對于本領(lǐng)域的技術(shù)人員來說，顯然可以對本發(fā)明進行各種修改和變化。因此，有意使本發(fā)明覆蓋這些修改和變化，只要其在所附權(quán)利要求及其等同物的范圍中。
如上所述，即使在高頻操作中，半導體存儲裝置也可以獲得穩(wěn)定的數(shù)據(jù)初始化和保持時間余量。當實現(xiàn)存儲模塊時，可避免由時間延遲所造成的時滯。當實現(xiàn)存儲模塊時，可以減少用于提供時鐘信號的線的數(shù)目，使得可以大幅減少存儲模塊的厚度。
相關(guān)申請本申請基于2003年7月21日提交的韓國專利申請No.2003-49770，以及2004年5月24日提交的韓國專利申請No.2004-36908的優(yōu)先權(quán)，通過引用將其全部內(nèi)容合并于此。
權(quán)利要求
1.一種半導體存儲裝置，其接收外部輸入的時鐘信號，響應該外部時鐘信號而接收外部輸入數(shù)據(jù)讀命令，并且響應該時鐘信號而輸出包括前同步碼的數(shù)據(jù)，其中，所述前同步碼被添加到輸出數(shù)據(jù)的頭部，并且表示所述數(shù)據(jù)的開始。
2.如權(quán)利要求1所述的半導體存儲裝置，其中，添加到每個通過數(shù)據(jù)線輸出的數(shù)據(jù)的所述前同步碼具有相同的電平。
3.如權(quán)利要求2所述的半導體存儲裝置，其中，所述前同步碼的電平為高電平。
4.如權(quán)利要求2所述的半導體存儲裝置，其中，所述前同步碼的電平為低電平。
5.如權(quán)利要求1所述的半導體存儲裝置，其中，添加到通過多條數(shù)據(jù)線中的相鄰數(shù)據(jù)線輸出的數(shù)據(jù)的前同步碼具有不同的電平。
6.如權(quán)利要求1所述的半導體存儲裝置，其中，如果數(shù)據(jù)包括來自于外部的前同步碼，則所述半導體存儲裝置檢測輸入數(shù)據(jù)單元中包括的前同步碼，以鎖存輸入數(shù)據(jù)。
7.如權(quán)利要求1所述的半導體存儲裝置，還包括控制邏輯，用于響應所述時鐘信號而生成多個內(nèi)部時鐘信號，與該內(nèi)部時鐘信號同步地接收外部輸入命令/地址信號，并輸出地址信號以輸入和輸出數(shù)據(jù)和預定控制信號；存儲單元，用于響應地址信號和控制信號而存儲數(shù)據(jù)，或鎖存并輸出已存儲的數(shù)據(jù)；以及數(shù)據(jù)輸入/輸出單元，用于響應所述控制信號和一個時鐘信號而將所述前同步碼添加到從所述存儲單元輸出的數(shù)據(jù)并輸出帶有所添加的前同步碼的數(shù)據(jù)，并且在存儲單元中存儲所接收的數(shù)據(jù)。
8.如權(quán)利要求7所述的半導體存儲裝置，其中，所述時鐘信號包括彼此不同的第一時鐘信號和第二時鐘信號，響應該第一時鐘信號而生成用于使所述命令/地址信號同步的第一內(nèi)部時鐘信號，響應該第二時鐘信號和所述控制信號而生成作為用于輸入/輸出數(shù)據(jù)的同步信號的第二內(nèi)部時鐘信號和第三內(nèi)部時鐘信號。
9.如權(quán)利要求7所述的半導體存儲裝置，其中，所述數(shù)據(jù)輸入/輸出單元包括用于將前同步碼添加到所述輸出數(shù)據(jù)的前同步碼生成器。
10.如權(quán)利要求7所述的半導體存儲裝置，其中，所述數(shù)據(jù)輸入/輸出單元還包括用于檢測前同步碼并鎖存輸入數(shù)據(jù)的前同步碼檢測器。
11.一種半導體存儲裝置，包括存儲單元，用于存儲數(shù)據(jù)；內(nèi)部時鐘生成器，用于響應外部輸入的第一時鐘信號而生成第一內(nèi)部時鐘信號，并響應預定的控制信號和外部輸入的第二時鐘信號而生成第二內(nèi)部時鐘信號或第三內(nèi)部時鐘信號；命令/地址輸入單元，用于與所述第一內(nèi)部時鐘信號同步地將外部輸入的命令/地址信號傳送到所述半導體存儲裝置的內(nèi)部；控制器，用于響應所述命令/地址信號而輸出多個控制信號和地址信號，以便控制所述半導體存儲裝置的操作；數(shù)據(jù)輸入單元，用于與所述第二內(nèi)部時鐘信號同步地接收數(shù)據(jù)；數(shù)據(jù)輸出單元，用于與所述第三內(nèi)部時鐘信號同步地輸出包括前同步碼的數(shù)據(jù)；以及數(shù)據(jù)處理單元，用于根據(jù)所述控制單元的控制信號，將通過所述數(shù)據(jù)輸入單元輸入的數(shù)據(jù)存儲到存儲單元中，或?qū)?shù)據(jù)從存儲單元傳送到所述數(shù)據(jù)輸出單元，其中，所述前同步碼被添加到所述輸出數(shù)據(jù)的頭部，并表示所述數(shù)據(jù)的開始。
12.如權(quán)利要求11所述的半導體存儲裝置，其中，添加到每個通過所述數(shù)據(jù)線輸出的數(shù)據(jù)的所述前同步碼具有相同的電平。
13.如權(quán)利要求11所述的半導體存儲裝置，其中，所述前同步碼的電平為高電平。
14.如權(quán)利要求11所述的半導體存儲裝置，其中，所述前同步碼的電平為低電平。
15.如權(quán)利要求11所述的半導體存儲裝置，其中，添加到通過多條數(shù)據(jù)線中的相鄰數(shù)據(jù)線輸出的數(shù)據(jù)的所述前同步碼具有不同的電平。
16.如權(quán)利要求11所述的半導體存儲裝置，其中，所述半導體存儲裝置僅使用所述第一時鐘信號生成第一到第三內(nèi)部時鐘信號。
17.如權(quán)利要求11所述的半導體存儲裝置，其中，所述半導體存儲裝置僅使用所述第二時鐘信號生成第一到第三內(nèi)部時鐘信號。
18.如權(quán)利要求11所述的半導體存儲裝置，其中，如果數(shù)據(jù)包括來自外部的前同步碼，則所述半導體存儲裝置檢測輸入數(shù)據(jù)單元中包括的前同步碼，以鎖存輸入數(shù)據(jù)。
19.如權(quán)利要求18所述的半導體存儲裝置，其中，所述數(shù)據(jù)輸入單元還包括前同步碼檢測電路，用于鎖存包括前同步碼的輸入數(shù)據(jù)；以及數(shù)據(jù)輸入緩沖器，用于根據(jù)來自于所述前同步檢測電路的前同步碼檢測信號，與所述第二內(nèi)部時鐘信號同步地將輸入數(shù)據(jù)輸入到所述數(shù)據(jù)輸入單元。
20.一種輸入和輸出包括前同步碼的數(shù)據(jù)的半導體存儲裝置，該半導體存儲裝置包括存儲單元，用于通過多條數(shù)據(jù)線存儲數(shù)據(jù)；內(nèi)部時鐘生成器，用于響應外部輸入的第一時鐘信號而生成內(nèi)部命令/地址時鐘信號，并響應預定的控制信號和外部輸入的第二時鐘信號而生成多個內(nèi)部時鐘信號；命令/地址輸入單元，用于與所述內(nèi)部命令/地址時鐘信號同步地將外部輸入的命令/地址信號傳送到所述半導體存儲裝置的內(nèi)部；控制器，用于響應所述命令/地址信號而輸出多個控制信號和地址信號以便控制所述半導體存儲裝置的操作；數(shù)據(jù)輸入單元，用于與所述多個內(nèi)部時鐘信號中的任意一個同步地接收包括前同步碼的數(shù)據(jù)；數(shù)據(jù)輸出單元，用于與所述多個內(nèi)部時鐘信號中的任意一個同步地輸出包括前同步碼的數(shù)據(jù)；以及數(shù)據(jù)處理單元，用于根據(jù)所述控制單元的控制信號，將通過所述數(shù)據(jù)輸入單元輸入的數(shù)據(jù)存儲到存儲單元中，或?qū)⑺鰯?shù)據(jù)從所述存儲單元傳送到所述數(shù)據(jù)輸出單元，其中，所述數(shù)據(jù)輸出單元包括用于生成所述前同步碼并將該前同步碼添加到所述輸出數(shù)據(jù)的前同步碼生成器。
21.如權(quán)利要求20所述的半導體存儲裝置，其中，所述數(shù)據(jù)輸入單元包括前同步碼檢測器，用于檢測輸入數(shù)據(jù)的前同步碼，并生成前同步碼檢測信號；時鐘選擇器，用來響應該前同步碼檢測信號而接收所述多個內(nèi)部時鐘信號，并選擇輸出所述多個內(nèi)部時鐘信號中的一個；以及數(shù)據(jù)輸入緩沖器，用于與由所述時鐘選擇器所選擇的內(nèi)部時鐘信號同步地接收輸入數(shù)據(jù)。
22.如權(quán)利要求21所述的半導體存儲裝置，其中，所述多個內(nèi)部時鐘信號具有彼此不同的相位。
23.如權(quán)利要求22所述的半導體存儲裝置，其中，所述多個內(nèi)部時鐘信號具有45°的相位差。
24.一種存儲模塊，其具有多個用來響應所輸入的一個時鐘信號而接收命令/地址信號并接收和輸出數(shù)據(jù)的半導體存儲裝置，該存儲模塊包括數(shù)據(jù)線，連接到所述多個半導體存儲裝置，并作為用于接收和輸出數(shù)據(jù)的路徑；命令/地址線，作為用于經(jīng)由所述半導體存儲裝置傳送所述命令/地址信號的路徑；以及時鐘線，作為用于給所述半導體存儲裝置提供所述時鐘信號的路徑，其中，通過數(shù)據(jù)線輸出的數(shù)據(jù)包括表示所述數(shù)據(jù)的開始的前同步碼。
25.如權(quán)利要求24所述的存儲模塊，其中，通過所述數(shù)據(jù)線輸入的數(shù)據(jù)還包括表示所述數(shù)據(jù)的開始的前同步碼。
26.如權(quán)利要求24所述的存儲模塊，其中，所述時鐘線獨立地連接到所述多個半導體存儲裝置中的每一個。
27.如權(quán)利要求24所述的存儲模塊，其中，所述時鐘線經(jīng)由所述多個半導體存儲裝置中每一個連接。
28.如權(quán)利要求24所述的存儲模塊，其中，所述存儲模塊還包括具有鎖相回路電路的寄存器電路。
29.如權(quán)利要求24所述的存儲模塊，其中，所述存儲模塊具有占位總線結(jié)構(gòu)。
30.如權(quán)利要求24所述的存儲模塊，其中，所述存儲模塊具有短回路通過總線結(jié)構(gòu)。
31.一種存儲模塊，其具有多個用來響應外部輸入的第一時鐘信號而接收命令/地址信號并且響應第二時鐘信號而接收和輸出數(shù)據(jù)的半導體存儲裝置，該存儲模塊包括數(shù)據(jù)線，連接到多個半導體存儲裝置，并作為用于接收和輸出數(shù)據(jù)的路徑；命令/地址線，作為用于經(jīng)由所述半導體存儲裝置傳送所述命令/地址信號的路徑；第一時鐘線，作為用于給所述半導體存儲裝置提供所述第一時鐘信號的路徑；以及第二時鐘線，作為用于給所述半導體存儲裝置提供所述第二時鐘信號的路徑，其中，通過數(shù)據(jù)線輸出的數(shù)據(jù)包括表示所述數(shù)據(jù)的開始的前同步碼。
32.如權(quán)利要求31所述的存儲模塊，其中，通過所述數(shù)據(jù)線輸入的數(shù)據(jù)還包括表示所述數(shù)據(jù)的開始的前同步碼。
33.如權(quán)利要求31所述的存儲模塊，其中，所述第一時鐘線經(jīng)由所述多個半導體存儲裝置中的每一個連接。
34.如權(quán)利要求31所述的存儲模塊，其中，所述第二時鐘線獨立地連接到所述多個半導體存儲裝置中的每一個。
35.如權(quán)利要求31所述的存儲模塊，其中，所述存儲模塊還包括具有鎖相回路電路的寄存器電路。
36.如權(quán)利要求31所述的存儲模塊，其中，所述存儲模塊具有占位總線結(jié)構(gòu)。
37.如權(quán)利要求31所述的存儲模塊，其中，所述存儲模塊具有短回路通過總線結(jié)構(gòu)。
38.一種具有多個半導體存儲裝置的存儲模塊，該存儲模塊包括用于連接到所述存儲模塊外部的通道；集線器，其連接到所述通道，用于將時鐘信號和通過所述通道從外部輸入的命令/地址信號傳送到所述半導體存儲裝置，并使得所述半導體存儲裝置能夠從外部接收數(shù)據(jù)和向外部輸出數(shù)據(jù)；數(shù)據(jù)線，連接到所述集線器和所述多個半導體存儲裝置，并作為用于傳送數(shù)據(jù)的路徑；命令/地址線，作為用于從所述集線器經(jīng)由所述半導體存儲裝置傳送命令/地址信號的路徑；以及時鐘線，用于給半導體存儲裝置提供所述時鐘信號，其中，通過所述通道輸出到外部的數(shù)據(jù)包括表示所述數(shù)據(jù)的開始的前同步碼。
39.如權(quán)利要求38所述的存儲模塊，其中，通過所述通道從外部輸入的數(shù)據(jù)還包括表示所述數(shù)據(jù)的開始的前同步碼。
40.如權(quán)利要求38所述的存儲模塊，其中，所述時鐘線獨立地連接到所述多個半導體存儲裝置中的每一個。
41.如權(quán)利要求38所述的存儲模塊，其中，所述時鐘線經(jīng)由所述多個半導體存儲裝置中的每一個連接。
42.一種具有多個半導體存儲裝置的存儲模塊，該存儲模塊包括用于連接到所述存儲模塊外部的通道；集線器，其連接到所述通道，用于將第一時鐘信號、第二時鐘信號和通過所述通道輸入的命令/地址信號傳送到所述半導體存儲裝置，并使得所述半導體存儲裝置能夠通過所述通道從外部接收數(shù)據(jù)和向外部輸出數(shù)據(jù)；數(shù)據(jù)線，連接到所述集線器和所述多個半導體存儲裝置，并作為用于傳送數(shù)據(jù)的路徑；命令/地址線，作為用于從所述集線器經(jīng)由所述半導體存儲裝置傳送命令/地址信號的路徑；第一時鐘線，作為用于給所述半導體存儲裝置提供所述第一時鐘信號的路徑；以及第二時鐘線，作為用于給所述半導體存儲裝置提供所述第二時鐘信號的路徑，其中，通過所述通道輸出到外部的數(shù)據(jù)包括表示所述數(shù)據(jù)的開始的前同步碼。
43.如權(quán)利要求42所述的半導體存儲裝置，其中，通過所述通道從外部輸入的數(shù)據(jù)還包括表示所述數(shù)據(jù)的開始的前同步碼。
44.如權(quán)利要求42所述的半導體存儲裝置，其中，所述第一時鐘線經(jīng)由所述多個半導體存儲裝置中的每一個連接。
45.如權(quán)利要求42所述的半導體存儲裝置，其中，所述第二時鐘線獨立地連接到所述多個半導體存儲裝置中的每一個。
全文摘要
本發(fā)明涉及一種雙數(shù)據(jù)速率同步半導體存儲裝置，尤其涉及一種用于使用自由運行時鐘來輸入和輸出數(shù)據(jù)并且將表示數(shù)據(jù)的開始的前同步碼插入到輸出數(shù)據(jù)中的同步半導體存儲裝置。本發(fā)明的半導體存儲裝置響應從外部輸入的預定時鐘信號而從所述存儲裝置的外部接收數(shù)據(jù)讀命令，并且響應該時鐘信號而輸出包括前同步碼的數(shù)據(jù)。
文檔編號G06F12/00GK1577612SQ200410054909
公開日2005年2月9日 申請日期2004年7月21日 優(yōu)先權(quán)日2003年7月21日
發(fā)明者慶桂顯 申請人:三星電子株式會社