專利名稱：包含中央處理單元的大規(guī)模集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及包含CPU(中央處理單元)的LSI(大規(guī)模集成電路)，其在所包含的CPU和外部CPU訪問公共總線的系統(tǒng)結(jié)構(gòu)中具有總線控制功能。
背景技術(shù)：
近年來，系統(tǒng)LSI已經(jīng)被復(fù)雜化和大規(guī)模化。用于控制系統(tǒng)LSI的軟件也已經(jīng)被漸漸地復(fù)雜化和大規(guī)?；?。因此，當(dāng)用于實(shí)現(xiàn)系統(tǒng)LSI的功能被安裝于一組工具(goods)上時(shí)，軟件安裝步驟數(shù)目的增加成為最為嚴(yán)重的問題。
因此，現(xiàn)在已經(jīng)實(shí)現(xiàn)了這種方法，即CPU被包含在系統(tǒng)LSI中和系統(tǒng)LSI的控制軟件由所包含CPU執(zhí)行，以隱藏系統(tǒng)LSI中的復(fù)雜軟件處理。該方法在具有基本上被用作為后功能(post-functions)的諸如USB、IEEE1394等接口系統(tǒng)的系統(tǒng)LSI中已經(jīng)被頻繁使用。
當(dāng)上述包含CPU的LSI被安裝在一組工具的系統(tǒng)上時(shí)，在該組工具的系統(tǒng)中具有的CPU和所包含CPU之間的通信是必須的。通信方法粗略地分類為通過串行總線連接的方法和通過并行總線共享總線的方法。當(dāng)進(jìn)行大量數(shù)據(jù)的通信時(shí)，鑒于通信速度，經(jīng)常采用通過并行總線共享的總線以共享存儲(chǔ)器。
現(xiàn)在，參考圖6，說明現(xiàn)有系統(tǒng)的結(jié)構(gòu)，其兩個(gè)CPU共享外部擴(kuò)展(expansion)總線以共享存儲(chǔ)器和實(shí)現(xiàn)數(shù)據(jù)通信。如圖6中表示，系統(tǒng)包括包含CPU的LSI100，CPUb200以及將要由CPUb控制的裝置b201。而且，包含CPU的LSI100包括CPUa101，用于存儲(chǔ)CPUa之處理程序的ROM102，將要由CPUa控制的被控裝置a103，以及用于實(shí)現(xiàn)在CPUa和CPUb之間數(shù)據(jù)通信的公共存儲(chǔ)器104。
CPUb200被設(shè)計(jì)成通過外部擴(kuò)展地址總線/數(shù)據(jù)總線控制被控裝置b201和包含CPU的LSI100。當(dāng)控制包含CPU的LSI100時(shí)，通過公共存儲(chǔ)器104控制包含CPU的LSI100。
CPUa101與CPUb200一起共享外部擴(kuò)展地址總線/數(shù)據(jù)總線并通過該公共總線從ROM102中讀出處理程序。在CPUa101執(zhí)行處理程序的同時(shí)，CPUa101控制被控裝置a103并通過公共存儲(chǔ)器104接收來自CPUb200的控制。
而且，CPUa101與CPUb200分別具有總線調(diào)節(jié)功能。當(dāng)CPUb200通過使用公共總線訪問被控裝置b201或者公共存儲(chǔ)器104時(shí)，CPUb200以下面的過程獲得用于使用該總線訪問它們的權(quán)利。
(1)CPUb200斷言(assert)對CPUa101的總線釋放請求信號(hào)BREQ。
(2)CPUa101停止訪問公共總線，以斷言對CPUb200的總線釋放完成信號(hào)BACK。
(3)當(dāng)CPUb200完成訪問被控裝置b201或者公共存儲(chǔ)器104時(shí)，CPUb200使對CPUa101的BREQ信號(hào)無效。
(4)在CPUa101識(shí)別出無效的BREQ信號(hào)之后，CPUa101使BACK信號(hào)無效。
當(dāng)CPUa使用公共總線訪問ROM102，被控裝置a103和公共存儲(chǔ)器104時(shí)，CPUa發(fā)送總線釋放請求信號(hào)BREQ給CPUb200。然后，CPUa獲得用于使用該總線的權(quán)利和完成與上述相同的處理。
在多個(gè)CPU共享總線的系統(tǒng)中用于獲得使用公共總線之權(quán)利的總線調(diào)節(jié)具有優(yōu)先權(quán)控制的問題。因此，已經(jīng)提出了各種系統(tǒng)。例如，在JP-A-5-282246說明的公開中，用于通過多個(gè)CPU使用總線之權(quán)力的請求/允許信號(hào)以環(huán)形被連接在一起，以排除固定的優(yōu)先權(quán)控制。
但是，在上述傳統(tǒng)系統(tǒng)的結(jié)構(gòu)中，CPUa101通常從ROM102中讀出處理程序和執(zhí)行該程序。然而，在這種情況下，每次CPUb200訪問被控裝置b201或者公共存儲(chǔ)器104時(shí)，CPUb200就使用公共總線，使得CPUa101不能訪問ROM102，CPUa101需要停止處理。結(jié)果，CPUa101的處理效率被不利和嚴(yán)重地降低。
而且，為了通過CPUb200控制包含CPU的LSI100，CPUb200需要具有使用BREQ信號(hào)和BACK信號(hào)的總線調(diào)節(jié)功能。而且，CPUb200的種類的選擇范圍不方便地被限制。
當(dāng)CPUb200是用于整體地控制該系統(tǒng)的微型計(jì)算機(jī)時(shí)，例如，當(dāng)包含CPU的系統(tǒng)LSI100是具有后附接口系統(tǒng)(post-attached interface system)的系統(tǒng)LSI時(shí)，用于控制整個(gè)部件的CPUb200的操作被經(jīng)常希望比CPUa101的操作進(jìn)行得更為優(yōu)先。
但是，在傳統(tǒng)結(jié)構(gòu)中，由于CPUa101和CPUb200對總線具有相等的權(quán)力，當(dāng)在CPUb200工作期間CPUa101訪問公共總線時(shí)，產(chǎn)生中斷。因此，CPUb200不能整個(gè)地控制系統(tǒng)，并且作為工具組的處理效率不方便地被惡化。

發(fā)明內(nèi)容
本發(fā)明是通過考慮上述情況而提出的，本發(fā)明的第一個(gè)目的是提供具有下述結(jié)構(gòu)的包含CPU的LSI，其中，當(dāng)由CPU經(jīng)常分別使用的裝置被連接到總線時(shí)，在包含CPU的LSI與其它CPU共享總線的系統(tǒng)中，CPU在相同時(shí)間能夠分別訪問或者控制被它們經(jīng)常使用的裝置，并且改善系統(tǒng)的處理效率。
而且，本發(fā)明的第二個(gè)目的是提供包含CPU的系統(tǒng)LSI，其中，在包含CPU的LSI與其它CPU共享總線的不具有總線調(diào)節(jié)電路的系統(tǒng)中，能夠通過公共總線控制其他的CPU。而且，本發(fā)明的第三個(gè)目的是優(yōu)先操作專用CPU。
為了解決上述問題，在權(quán)利要求1中限定的本發(fā)明的包含CPU的LSI包括所包含的CPU；連接到所包含CPU的第一總線；連接到外部CPU的第二總線；以及在第一總線和第二總線之間布置的總線調(diào)節(jié)電路，其專門控制從外部CPU和所包含CPU到被連接到第一總線之裝置的訪問，并且僅僅當(dāng)外部CPU被允許訪問被連接到第一總線的裝置時(shí)，將第二總線連接到第一總線。
根據(jù)上述結(jié)構(gòu)，連接到所包含CPU的第一總線通過布置在兩種CPU之間的總線調(diào)節(jié)電路與連接到外部CPU的第二總線分開。在總線調(diào)節(jié)電路的專用訪問控制之下，所包含CPU和外部CPU共享連接到第一總線的裝置。所包含CPU能夠訪問連接到第一總線的裝置，即使在通過外部CPU訪問連接到第二總線的裝置期間也是如此。因此，系統(tǒng)的處理效率沒有被降低。
根據(jù)權(quán)利要求2限定的本發(fā)明，在根據(jù)權(quán)利要求1的包含CPU的LSI中，當(dāng)在通過所包含CPU訪問連接到第一總線之裝置期間產(chǎn)生了來自外部CPU的對連接到第一總線之裝置的訪問請求時(shí)，總線調(diào)節(jié)電路將總線釋放請求信號(hào)發(fā)送到所包含CPU，并將等待信號(hào)發(fā)送到外部CPU，并且當(dāng)總線調(diào)節(jié)電路從所包含CPU中接收了總線釋放完成信號(hào)時(shí)，總線調(diào)節(jié)電路釋放等待信號(hào)，以允許外部CPU訪問連接到第一總線的裝置。
根據(jù)上述結(jié)構(gòu)，總線調(diào)節(jié)電路不僅具有使用總線釋放請求信號(hào)和總線釋放完成信號(hào)的調(diào)節(jié)控制功能，而且具有使用等待信號(hào)的調(diào)節(jié)功能。因此，即使當(dāng)外部CPU不具有總線調(diào)節(jié)功能時(shí)，總線調(diào)節(jié)也能夠?qū)崿F(xiàn)，并且外部CPU對所包含CPU能夠優(yōu)先地工作。因此，特別當(dāng)外部CPU整體地控制系統(tǒng)時(shí)，外部CPU能夠?qū)⑹┘佑谡麄€(gè)系統(tǒng)性能退化的影響抑制到最小。
根據(jù)權(quán)利要求3限定的本發(fā)明，在根據(jù)權(quán)利要求2的包含CPU的LSI中，當(dāng)所包含CPU的停止操作被設(shè)置時(shí)，總線調(diào)節(jié)電路允許外部CPU訪問連接到第一總線的裝置，不用將總線釋放請求信號(hào)發(fā)送到所包含CPU。
根據(jù)上述結(jié)構(gòu)，當(dāng)所包含CPU的停止操作被設(shè)置時(shí)，總線調(diào)節(jié)電路能夠跳過等待來自所包含CPU的總線釋放完成信號(hào)的步驟，以允許來自外部CPU的訪問。因此，例如，即使在為不具有所包含CPU的系統(tǒng)LSI所準(zhǔn)備的處理程序中，外部CPU的使用使得有可能操作LSI。因此，能夠提高處理程序的兼容性。
根據(jù)權(quán)利要求4限定的本發(fā)明，在根據(jù)權(quán)利要求1到3任何一個(gè)的包含CPU的LSI中，提供了連接到第一總線的公共存儲(chǔ)器。
根據(jù)上述結(jié)構(gòu)，外部CPU能夠在不探究總線調(diào)節(jié)電路存在的情況下訪問公共存儲(chǔ)器，以在總線調(diào)節(jié)電路的專用訪問控制之下控制包含CPU的系統(tǒng)LSI。在對整個(gè)系統(tǒng)性能退化的影響被抑制到最小的同時(shí)，通過使用公共存儲(chǔ)器能夠在所包含CPU和外部CPU之間實(shí)現(xiàn)數(shù)據(jù)通信。
根據(jù)權(quán)利要求5限定的本發(fā)明，在根據(jù)權(quán)利要求1到4任何一個(gè)的包含CPU的LSI中，連接到第一總線的存儲(chǔ)裝置被提供，用于存儲(chǔ)用來操作包含CPU的LSI的程序。
根據(jù)上述結(jié)構(gòu)，即使在外部CPU訪問連接到第二總線的裝置的同時(shí)，所包含CPU能夠讀出和執(zhí)行來自連接到第一總線之存儲(chǔ)裝置的程序。因此，不產(chǎn)生所包含CPU的處理效率被降低的問題。
根據(jù)權(quán)利要求6限定的本發(fā)明，在根據(jù)權(quán)利要求1到5任何一個(gè)的包含CPU的LSI中，總線調(diào)節(jié)電路被提供有中斷控制電路，用于通知在所包含CPU和外部CPU之間的中斷。
根據(jù)上述結(jié)構(gòu)，由于總線調(diào)節(jié)電路被提供有中斷控制電路，總線調(diào)節(jié)電路能夠通知涉及由所包含CPU和外部CPU共享的第一總線的使用的中斷。例如，總線調(diào)節(jié)電路能夠使用中斷控制電路，用于通知在公共存儲(chǔ)器中寫入的完成。
根據(jù)權(quán)利要求7限定的本發(fā)明，在根據(jù)權(quán)利要求6的包含CPU的LSI中，中斷控制電路包括具有其中中斷因子的位的分配和設(shè)置是可編程的多個(gè)位的中斷因子(factor)寄存器，以及用于輸出中斷因子寄存器位“或”作為中斷信號(hào)的電路。
根據(jù)上述結(jié)構(gòu)，由于提供了其中中斷因子的各個(gè)位的分配和設(shè)置是可編程的中斷因子寄存器，程序員能夠自由地給中斷因子分配位，以提高處理程序的自由度。
根據(jù)權(quán)利要求8限定的本發(fā)明，在根據(jù)權(quán)利要求5的包含CPU的LSI中，連接到第一總線的存儲(chǔ)裝置是RAM，并且當(dāng)包含CPU的LSI被啟動(dòng)時(shí)，外部CPU用來自連接到第二總線之外部存儲(chǔ)器的程序裝載RAM，該程序用于操作所包含CPU。
根據(jù)上述結(jié)構(gòu)，由于用于存儲(chǔ)操作包含CPU的LSI的程序的存儲(chǔ)裝置是RAM，能夠避免程序變成ROM的危險(xiǎn)，并且所包含CPU的處理速度能夠提高。而且，外部CPU和所包含CPU共享快閃ROM，使得所有系統(tǒng)的成本能夠降低。
根據(jù)權(quán)利要求9限定的本發(fā)明，在根據(jù)權(quán)利要求8的包含CPU的LSI中，總線調(diào)節(jié)電路包括寫地址寄存器和寫數(shù)據(jù)寄存器。當(dāng)外部CPU將操作所包含CPU的程序裝載RAM時(shí)，外部CPU將RAM的地址設(shè)置到寫地址寄存器，并將要在RAM中寫入的數(shù)據(jù)寫入到寫數(shù)據(jù)寄存器中。
根據(jù)上述結(jié)構(gòu)，當(dāng)外部CPU用程序裝載RAM時(shí)，外部CPU將數(shù)據(jù)寫在RAM、地址指定寄存器和數(shù)據(jù)寄存器中。因此，作為被指定和從外部CPU訪問的地址，可以指定寄存器的地址。因此，被從外部CPU訪問的存儲(chǔ)空間能夠被減少，在包含CPU的LSI和外部CPU之間的地址總線的端子數(shù)目能夠減少。
根據(jù)權(quán)利要求10限定的本發(fā)明，在根據(jù)權(quán)利要求9的包含CPU的LSI中，每次數(shù)據(jù)被寫入到寫數(shù)據(jù)寄存器中時(shí)，寫地址寄存器遞增。
根據(jù)上述結(jié)構(gòu)，每次數(shù)據(jù)被寫入到寫數(shù)據(jù)寄存器時(shí)，寫地址寄存器遞增。因此，當(dāng)程序?qū)懭氲絉AM的連續(xù)地址中時(shí)，地址指定寄存器不需要每次都被重寫。
根據(jù)權(quán)利要求11限定的本發(fā)明，一種包含CPU的LSI包括第一包含CPU；第二包含CPU；連接到第一包含CPU的第一總線；連接到第二包含CPU的第二總線；以及在第一總線和第二總線之間布置的總線調(diào)節(jié)電路，其專門控制第二包含CPU和第一包含CPU對被連接到第一總線之裝置的訪問，并且僅僅當(dāng)?shù)诙珻PU被允許訪問被連接到第一總線的裝置時(shí)，將第二總線連接到第一總線。
根據(jù)上述結(jié)構(gòu)，連接到第一包含CPU的第一總線通過在CPU之間布置的總線調(diào)節(jié)電路與連接到第二包含CPU的第二總線分開。第一包含CPU和第二包含CPU在總線調(diào)節(jié)電路的專用訪問控制之下共享連接到第一總線的裝置。即使在通過第二包含CPU訪問連接到第二總線的裝置期間，第一包含CPU能夠訪問連接到第一總線的裝置。因此，能夠獲得包含CPU的LSI，其中系統(tǒng)的處理效率未被降低。


圖1是表示根據(jù)本發(fā)明第一實(shí)施例的使用包含CPU的LSI之系統(tǒng)結(jié)構(gòu)的方框圖。
圖2是用于解釋訪問公共存儲(chǔ)器的控制操作的時(shí)序圖。
圖3是表示根據(jù)本發(fā)明第二實(shí)施例的使用包含CPU的LSI之系統(tǒng)結(jié)構(gòu)的方框圖。
圖4是表示根據(jù)本發(fā)明第三實(shí)施例的使用包含CPU的LSI之系統(tǒng)結(jié)構(gòu)的方框圖。
圖5是中斷因子寄存器的方框圖。
圖6是表示具有共享總線的兩個(gè)CPU的通常系統(tǒng)之結(jié)構(gòu)的方框圖。
具體實(shí)施例方式
現(xiàn)在，參考附圖詳細(xì)說明本發(fā)明的實(shí)施例，但是，本發(fā)明的技術(shù)范圍不局限于此。
圖1是表示根據(jù)本發(fā)明第一實(shí)施例的使用包含CPU的LSI之系統(tǒng)結(jié)構(gòu)的方框圖。圖1中，系統(tǒng)包括包含CPU的LSI100，CPUb200以及要由CPUb控制的被控裝置b201。而且，包含CPU的LSI100包括CPUa101，用于存儲(chǔ)CPUa之處理程序的ROM102，由CPUa控制的被控裝置a103，以及用于實(shí)現(xiàn)在CPUa和CPUb之間數(shù)據(jù)通信的公共存儲(chǔ)器104，以及總線調(diào)節(jié)電路105。
CPUb200被設(shè)計(jì)成通過CPUb200地址總線211和CPUb數(shù)據(jù)總線212控制被控裝置b201和包含CPU的系統(tǒng)LSI100。而且，CPUb200分別訪問包含CPU的系統(tǒng)LSI100和通過兩個(gè)芯片選擇信號(hào)CSb0和CSb1控制的裝置b201。
CPUa101通過總線調(diào)節(jié)電路105、公共地址總線111和公共數(shù)據(jù)總線112訪問ROM102、被控裝置a103和公共存儲(chǔ)器104。ROM102存儲(chǔ)CPUa101的處理程序。CPUa101讀出存儲(chǔ)在ROM102中的處理程序以執(zhí)行處理。公共存儲(chǔ)器104接收來自CPUa101和CPUb200這兩個(gè)CPU的訪問。CPUb200通過公共存儲(chǔ)器104控制包含CPU的系統(tǒng)LSI100。
總線調(diào)節(jié)電路105調(diào)節(jié)來自CPUa101和CPUb200這兩個(gè)CPU的訪問，以通過公共地址總線111和公共數(shù)據(jù)總線112訪問ROM102、被控裝置a103和公共存儲(chǔ)器104。
此時(shí)，總線調(diào)節(jié)電路105輸出芯片選擇信號(hào)CS0、CS1和CS2，和根據(jù)來自CPUa100和CPUb200的訪問中指定的地址，分別訪問在特定地址上映射的ROM102、被控裝置a103和公共存儲(chǔ)器104。
圖2是用于解釋來自CPUb200的對公共存儲(chǔ)器104訪問之控制操作的時(shí)序圖?，F(xiàn)在，參考圖1和2，說明當(dāng)CPUb200訪問公共存儲(chǔ)器104時(shí)的操作。
(1)當(dāng)CPUb200不訪問公共存儲(chǔ)器104時(shí)，等待(WAIT)信號(hào)被設(shè)置成“H”。為了訪問公共存儲(chǔ)器104，CPUb200斷言CSb0為“L”(圖2中的1)。
(2)總線調(diào)節(jié)電路105檢測CSb0的“L”極性，以將總線釋放請求信號(hào)BREQ斷言到用于CPUa101的“H”(圖2中的2)。此時(shí)，等待信號(hào)保持在“H”以及CPUb200保持等待。在等待狀態(tài)，總線調(diào)節(jié)電路105不將從CPUb地址總線211輸入的地址輸出到公共地址總線111。
(3)CPUa101接收BREQ信號(hào)，以停止對公共總線的訪問并釋放用于CPUb的公共總線。當(dāng)釋放完成時(shí)，CPUa101斷言總線釋放完成信號(hào)BACK為“H”(圖2中的3)。
(4)當(dāng)總線調(diào)節(jié)電路105識(shí)別返回(BACK)信號(hào)時(shí)，總線調(diào)節(jié)電路105將從CPUb地址總線211輸入的地址輸出到公共地址總線111，以執(zhí)行來自CPUb200的訪問，斷言等待信號(hào)為“L”并釋放CPUb200的等待狀態(tài)(圖2中的4)。
(5)CPUb200檢測等待信號(hào)的“L”極性，以知道等待狀態(tài)被釋放并訪問公共存儲(chǔ)器104。當(dāng)CPUb200完成訪問時(shí)，CPUb200使CSb0信號(hào)無效(圖2中的5)。
(6)當(dāng)總線調(diào)節(jié)電路105識(shí)別出CSb0信號(hào)無效時(shí)，總線調(diào)節(jié)電路使等待信號(hào)無效，使BREQ信號(hào)無效并將使用該總線的權(quán)力返回給CPUa101。當(dāng)使用總線的權(quán)力被返回給CPUa101時(shí)，CPUa101使返回(BACK)信號(hào)無效。
與上述操作并列，CPUa101和CPUb200通過使用中斷信號(hào)IRQ0和IRQ1相互控制中斷。例如，CPUa101或CPUb200根據(jù)中斷停止對公共總線的訪問。中斷信號(hào)IRQ將在下面更具體地說明。
在CPUb200訪問公共存儲(chǔ)器104的同時(shí)，當(dāng)CPUa101試圖訪問公共總線時(shí)，CPUa101的訪問不被允許，因?yàn)锽REQ信號(hào)被設(shè)置成“H”。
當(dāng)CPUb200訪問被控裝置b201時(shí)，CBS0信號(hào)不被斷言，CPUa101不需要釋放公共總線。因此，CPUa101能夠連續(xù)地從ROM 102中讀出處理程序和執(zhí)行該程序。
如上述，CPUb200采用使用等待信號(hào)的信號(hào)握手(handshaking)功能，使得CPUb200對CPUa101能夠優(yōu)先地工作。因此，特別當(dāng)CPUb200控治所有系統(tǒng)的控制時(shí)，CPUb200能夠?qū)λ邢到y(tǒng)之性能退化的影響抑制到最小。
在圖1表示的結(jié)構(gòu)中，總線調(diào)節(jié)電路105可以具有用于完全停止CPUa101之工作的功能。當(dāng)CPUa101被停止時(shí)，總線調(diào)節(jié)電路105能夠內(nèi)在地將返回(BACK)信號(hào)固定到“H”，使得總線調(diào)節(jié)電路105能夠跳過上述項(xiàng)目(2)和(3)的階段，以執(zhí)行來自CPUb200的訪問。因此，例如，即使在為不具有包含CPU的系統(tǒng)LSI而準(zhǔn)備的處理程序中，該LSI能夠通過使用CPUb200工作，使得處理程序的兼容性能夠提高。
現(xiàn)在，說明本發(fā)明第二實(shí)施例。在第二實(shí)施例中，包含CPU的系統(tǒng)LSI100中的ROM部件是RAM。近年來，軟件具有因其復(fù)雜導(dǎo)致的許多潛在的錯(cuò)誤，并且用作為ROM的處理程序包括重大的危險(xiǎn)。
因此，近年來，諸如快閃ROM的非易失性存儲(chǔ)器被經(jīng)常外部地固定到CPU，使得處理程序被存儲(chǔ)在快閃ROM中以便被重寫。而且，由于快閃ROM在存取速度上低，CPU的處理速度被降低。因此，有時(shí)可以使用這種方法，其中LSI被提供有其中包含的RAM，以在引導(dǎo)時(shí)用來自快閃ROM的處理程序裝載RAM并通過RAM上的處理程序操作CPU。
但是，如圖1表示的具有多個(gè)CPU的系統(tǒng)中，鑒于成本，對每個(gè)CPU提供快閃ROM是不希望的。因此，在第二實(shí)施例中，包含CPU的系統(tǒng)LSI100被安裝有RAM，用來存儲(chǔ)處理程序。CPUb200被適合于被外部附著的快閃ROM操作。CPUa101和CPUb200兩種CPU的處理程序被存儲(chǔ)在一個(gè)快閃ROM中。CPUb200被設(shè)計(jì)成在引導(dǎo)時(shí)用CPUa101的處理程序裝載RAM。
圖3是表示根據(jù)按上述構(gòu)成之本發(fā)明第二實(shí)施例的使用包含CPU的LSI之系統(tǒng)的結(jié)構(gòu)的方框圖。圖3中，與圖1的相同部件用與圖1的相同附圖標(biāo)記表示，并且其解釋被省略。圖3中，由CPUb控制的快閃ROM 202是新配備的。而且，作為用于存儲(chǔ)處理程序的RAM，IRAM106被連接到公共總線以代替ROM102。
CPUb200通過CPUb地址總線211和CPUb數(shù)據(jù)總線212控制包括包含CPU的系統(tǒng)LSI100、被控裝置b201和快閃ROM 202的三個(gè)裝置。此時(shí)，CPUb200通過使用三個(gè)芯片選擇信號(hào)CSb0、CSb1和CSb2分別訪問這三個(gè)裝置。
快閃ROM202存儲(chǔ)CPUb200的處理程序和CPUa101的處理程序。CPUb200讀出在快閃ROM202中存儲(chǔ)的處理程序，以執(zhí)行處理。
在IRAM106中，CPUa101的處理程序在啟動(dòng)時(shí)由CPUb200存儲(chǔ)。CPUa101讀出在IRAM106中存儲(chǔ)的處理程序，以執(zhí)行處理。
在總線調(diào)節(jié)電路105中，地址指定寄存器107和數(shù)據(jù)寄存器108被提供，作為用于在IRAM106中讀出/寫入數(shù)據(jù)的訪問窗口。當(dāng)CPUb200訪問IRAM106時(shí)，CPUb200通過地址指定寄存器107和數(shù)據(jù)寄存器108訪問它。
在第二實(shí)施例中，普通操作與第一實(shí)施例中的相同。下面解釋作為第二實(shí)施例中的新功能在引導(dǎo)時(shí)的操作。
(1)當(dāng)接通電源時(shí)，CPUa101不執(zhí)行處理程序，而等待來自CPUb200的信息。
(2)CPUb200從快閃ROM202中讀出用于CPUb200的處理程序，以開始執(zhí)行處理。
(3)通過在總線調(diào)節(jié)電路105中提供的地址指定寄存器107和數(shù)據(jù)寄存器108，CPUb200讀出在快閃ROM202中存儲(chǔ)的用于CPUa101的處理程序并在IRAM106中寫入處理程序。
(4)特別地，CPUb200從快閃ROM202中讀出用于CPUa101的處理程序的第一數(shù)據(jù)，以在地址指定寄存器107中寫入IRAM的第一地址和在數(shù)據(jù)寄存器108中寫入第一數(shù)據(jù)。總線調(diào)節(jié)電路105在寫入于地址指定寄存器107的IRAM地址中寫入在數(shù)據(jù)寄存器108中寫入的數(shù)據(jù)。
(5)然后，CPUb200從快閃ROM202中讀出下一個(gè)數(shù)據(jù)，以在地址指定寄存器107中寫入IRAM+1的先前時(shí)間的地址并在數(shù)據(jù)寄存器108中寫入下一個(gè)數(shù)據(jù)?？偩€調(diào)節(jié)電路105在寫入于地址指定寄存器107的IRAM地址中寫入在數(shù)據(jù)寄存器108中寫入的數(shù)據(jù)。
(6)CPUb200重復(fù)(5)的操作，使得CPUb200讀出用于CPUa101的整個(gè)處理程序和在IRAM106中寫入處理程序。
(7)當(dāng)用于CPUa101的處理程序被完全寫入在IRAM106中時(shí)，CPUb200通知CPUa101寫入完成。
(8)當(dāng)CPUa101從CPUb200中接收了完成信息時(shí)，CPUa101讀出在IRAM106中存儲(chǔ)的處理程序，以開始執(zhí)行處理。
如上述，IRAM106被裝入處理程序，使得能夠提高CPUa101的處理速度。而且，快閃ROM202被CPUa101和CPUb200共享，使得快閃ROM的數(shù)目能夠減少。因此，整個(gè)系統(tǒng)的成本能夠降低。
而且，提供了地址指定寄存器107和數(shù)據(jù)寄存器108，并且CPUb200通過它們在IRAM106中寫入處理程序。因此，CPUb200可以不指定所有IRAM106，而僅僅指定寄存器的地址作為要從CPUb200中訪問和指定的地址。因此，能夠減少要從CPUb200訪問的存儲(chǔ)空間。因此，在包含CPU的系統(tǒng)LSI100和CPUb200之間的地址總線的端子數(shù)目能夠減少。
而且，在數(shù)據(jù)每次被寫入到數(shù)據(jù)寄存器108中時(shí)，地址指定寄存器107能夠增加。因此，如上述，當(dāng)用于CPUa101的處理程序被寫入到TRAM106的連續(xù)地址中時(shí)，地址指定寄存器107不需要每次都被重寫。
現(xiàn)在，說明本發(fā)明的第三實(shí)施例。第三實(shí)施例涉及CPUa101和CPUb200通過中斷信號(hào)相互提供信息的方法。
圖4是表示根據(jù)本發(fā)明第三實(shí)施例使用包含CPU的LSI之系統(tǒng)結(jié)構(gòu)的方框圖。圖4中，與圖1相同的部件用與圖1相同的附圖標(biāo)記表示，并且其解釋被省略。由于公共總線、ROM、被控裝置和公共存儲(chǔ)器不直接涉及本實(shí)施例的解釋，它們的解釋被省略。
圖4中，總線調(diào)節(jié)電路105包括用于CPUa的中斷因子寄存器109和用于CPUb的中斷因子寄存器110。用于CPUa的中斷因子寄存器109和用于CPUb的中斷因子寄存器110分別具有由n位(bit)構(gòu)成的寄存器結(jié)構(gòu)，如圖5中表示。所有位的或(OR)分別被斷言為圖4中的中斷信號(hào)IRQ0和IRQ1。
具體地，當(dāng)“1”被寫入任何一個(gè)中斷因子寄存器的任何位中時(shí)，對應(yīng)的中斷信號(hào)IRQ0和IRQ1被斷言。用于CPUa的中斷因子寄存器109或者用于CPUb的中斷因子寄存器110具有這種結(jié)構(gòu)，即程序員能夠自由地分配位，不用將每個(gè)位固定給特定的中斷因子。
作為因從CPUa101到CPUb200或者從CPUb200到CPUa101的中斷導(dǎo)致的信息內(nèi)容，可以考慮各種信息。例如，該信息可以被用作為在公共存儲(chǔ)器104中寫入完成的信息，或者在圖2的IRAM中寫入處理程序之完成的信息。另外，信息的許多內(nèi)容可以被考慮為依賴于處理程序的內(nèi)容而存在。在本實(shí)施例中，提供了中斷因子寄存器，使得程序員能夠自由地將位分配給中斷因子，以提高處理程序的自由度。
這里，作為操作例子，參考圖4說明處理的流程，其中CPUa101采用用于CPUb的中斷因子寄存器110以將中斷通知CPUb200。
(1)CPUa101將“1”寫入用于CPUb的中斷因子寄存器110的位0。
(2)由于用于CPUb的中斷因子寄存器110的所有位的或(OR)變成“1”，總線調(diào)節(jié)電路105斷言中斷信號(hào)IRQ1。
(3)當(dāng)中斷信號(hào)IRQ1被斷言時(shí)，CPUb200接收中斷并讀用于CPUb的中斷因子寄存器110，以識(shí)別出通知了由1位指定的中斷因子。
(4)CPUb200將“0”寫入用于CPUb的中斷因子寄存器110的位1，以清除位1。
本發(fā)明不局限于上述實(shí)施例1到3。例如，在上述實(shí)施例中，盡管說明了具有兩個(gè)CPU的例子，通過兩個(gè)或者更多個(gè)CPU能夠獲得相同的效果。本發(fā)明中CPUa的公共總線是否被外部地?cái)U(kuò)展無關(guān)緊要。而且，應(yīng)當(dāng)理解，分配信號(hào)的狀態(tài)“H”和“L”是無關(guān)緊要的。
而且，在一個(gè)芯片上具有多個(gè)CPU的多CPU系統(tǒng)LSI中，總線被分成多個(gè)總線并提供了本發(fā)明的總線調(diào)節(jié)電路，使得多個(gè)CPU能夠分別控制連接到多個(gè)總線的裝置。因此，多CPU系統(tǒng)的處理效率能夠提高。
如上述，根據(jù)本發(fā)明，在其中在系統(tǒng)LSI包含的CPU與外部CPU共享總線的環(huán)境下，總線調(diào)節(jié)電路被提供在包含CPU的系統(tǒng)LSI中。因此，包含CPU的系統(tǒng)LSI中的公共總線被與連接外部CPU的外部擴(kuò)展總線分開。即使在外部CPU訪問被控裝置的時(shí)候，包含的CPU能夠訪問連接到公共總線的ROM裝置，以讀出并執(zhí)行處理程序和避免包含的CPU之性能的退化。因此，能夠獲得優(yōu)良的效果。
而且，根據(jù)本發(fā)明，總線調(diào)節(jié)電路不僅具有使用總線釋放請求信號(hào)和總線釋放完成信號(hào)的調(diào)節(jié)控制功能，而且具有使用芯片選擇信號(hào)和等待信號(hào)的調(diào)節(jié)功能。因此，當(dāng)外部CPU不包括總線調(diào)節(jié)功能時(shí)，總線調(diào)節(jié)也能夠?qū)崿F(xiàn)。而且，使用等待信號(hào)的握手功能，使得外部CPU能夠優(yōu)先地工作，以及能夠?qū)⑹┘佑谕ㄟ^外部CPU控制的系統(tǒng)性能的退化的影響抑制到最小。
而且，根據(jù)本發(fā)明，包含CPU的系統(tǒng)LSI具有用于所包含CPU的RAM。該RAM從外部CPU中裝載處理程序，使得能夠通過避免處理程序變成ROM的危險(xiǎn)來實(shí)現(xiàn)便宜的系統(tǒng)。
而且，根據(jù)本發(fā)明，總線調(diào)節(jié)電路具有中斷因子寄存器，其中中斷因子位的分配和設(shè)置能夠被編程。因此，在包含的CPU和外部CPU之間的中斷信息的因子能夠被安裝，使得是可編程的。
權(quán)利要求
1.一種包含CPU的LSI，包括所包含的CPU；連接到所包含CPU的第一總線；連接到外部CPU的第二總線；以及在第一總線和第二總線之間布置的總線調(diào)節(jié)電路，其專門控制從外部CPU和所包含CPU到被連接到第一總線的裝置的訪問，并且僅僅當(dāng)外部CPU被允許訪問被連接到第一總線的裝置時(shí)，將第二總線連接到第一總線。
2.根據(jù)權(quán)利要求1所述的包含CPU的LSI，其中，當(dāng)在通過所包含CPU訪問連接到第一總線的裝置期間產(chǎn)生了來自外部CPU的對連接到第一總線的裝置的訪問請求時(shí)，總線調(diào)節(jié)電路將總線釋放請求信號(hào)發(fā)送給所包含CPU，并將等待信號(hào)發(fā)送給外部CPU，并且當(dāng)總線調(diào)節(jié)電路從所包含CPU接收了總線釋放完成信號(hào)時(shí)，總線調(diào)節(jié)電路釋放等待信號(hào)，以允許外部CPU訪問連接到第一總線的裝置。
3.根據(jù)權(quán)利要求2所述的包含CPU的LSI，其中，當(dāng)所包含CPU的停止操作被設(shè)置時(shí)，總線調(diào)節(jié)電路允許外部CPU訪問連接到第一總線的裝置，而不用將總線釋放請求信號(hào)發(fā)送給所包含CPU。
4.根據(jù)權(quán)利要求1到3中任何一個(gè)所述的包含CPU的LSI，其中，提供了連接到第一總線的公共存儲(chǔ)器。
5.根據(jù)權(quán)利要求1到4中任何一個(gè)所述的包含CPU的LSI，其中，連接到第一裝置的存儲(chǔ)裝置被提供，用于存儲(chǔ)用來操作包含CPU的LSI的程序。
6.根據(jù)權(quán)利要求1到5中任何一個(gè)所述的包含CPU的LSI，其中，總線調(diào)節(jié)電路被提供有中斷控制電路，用于通知在所包含CPU和外部CPU之間的中斷。
7.根據(jù)權(quán)利要求6所述的包含CPU的LSI，其中，中斷控制電路包括具有其中中斷因子位的分配和設(shè)置是可編程的多個(gè)位的中斷因子寄存器，以及用于輸出中斷因子寄存器位“或”作為中斷信號(hào)的電路。
8.根據(jù)權(quán)利要求5所述的包含CPU的LSI，其中，連接到第一總線的存儲(chǔ)裝置是RAM，并且當(dāng)包含CPU的LSI被啟動(dòng)時(shí)，外部CPU用來自連接到第二總線的外部存儲(chǔ)器的程序裝載RAM，該程序用于操作所包含CPU。
9.根據(jù)權(quán)利要求8所述的包含CPU的LSI，其中，總線調(diào)節(jié)電路包括寫地址寄存器和寫數(shù)據(jù)寄存器，以及當(dāng)外部CPU用操作所包含CPU的程序裝載該RAM時(shí)，外部CPU將RAM的地址設(shè)置到寫地址寄存器，并將要在RAM中寫入的數(shù)據(jù)寫入到寫數(shù)據(jù)寄存器中。
10.根據(jù)權(quán)利要求9所述的包含CPU的LSI，其中，每次數(shù)據(jù)被寫入到寫數(shù)據(jù)寄存器中時(shí)，寫地址寄存器遞增。
11.一種包含CPU的LSI，包括第一包含CPU；第二包含CPU；連接到第一包含CPU的第一總線；連接到第二包含CPU的第二總線；以及在第一總線和第二總線之間布置的總線調(diào)節(jié)電路，其專門控制第二包含CPU和第一包含CPU對被連接到第一總線的裝置的訪問，并且僅僅當(dāng)?shù)诙珻PU被允許訪問被連接到第一總線的裝置時(shí)，將第二總線連接到第一總線。
全文摘要
在其中包含CPU的LSI和外部CPU共享總線的系統(tǒng)中，當(dāng)外部CPU訪問被連接到總線的被控裝置時(shí)，在包含CPU的LSI中不阻止對安裝在公共總線上的裝置的訪問。包含CPU的LSI包括CPUa，連接到CPUa的公共地址/數(shù)據(jù)總線111和112，連接到CPUb的CPUb地址/數(shù)據(jù)總線211和212，以及在公共地址/數(shù)據(jù)總線和CPUb地址/數(shù)據(jù)總線之間布置的總線調(diào)節(jié)電路105，其專門控制從CPUa和CPUb到被連接到公共地址/數(shù)據(jù)總線的裝置的訪問，并且僅僅當(dāng)CPUb被允許訪問被連接到公共地址/數(shù)據(jù)總線的裝置時(shí)，將CPUb地址/數(shù)據(jù)總線連接到公共地址/數(shù)據(jù)總線。
文檔編號(hào)G06F12/14GK1508708SQ20031012064
公開日2004年6月30日 申請日期2003年12月16日 優(yōu)先權(quán)日2002年12月16日
發(fā)明者石村勇, 町田忍 申請人:松下電器產(chǎn)業(yè)株式會(huì)社