專利名稱：在模擬多端口存儲器中編程訪問等待時間的制作方法
背景技術(shù)：
本發(fā)明涉及一種計算機存儲器設(shè)備，包括第一多個輸入端口，所述輸入端口通過第一路由器裝置耦合在一起，以便有選擇地饋送第二多個存儲器模塊，如前面的權(quán)利要求1所敘述的?，F(xiàn)在的計算裝置諸如數(shù)字信號處理器(DSP)既要求巨大的處理功率又要求在存儲器和處理器之間大量的通信量。另外，理想地講，分別地關(guān)聯(lián)到存儲器模塊和處理器的數(shù)目的這兩個性能方面都應(yīng)該可以伸縮，并且特別地，并行數(shù)據(jù)移動的數(shù)目應(yīng)該允許超出值2。
只要規(guī)模2是足夠的，可能的解決辦法往往是具有兩個完全獨立的并且完全功能的存儲器，不過在所述兩個存儲器之間存儲位置的選擇是個復(fù)雜的任務(wù)。顯然，對于高于2的規(guī)模因數(shù)，所述問題更為嚴重。此外，處理這種獨立存儲裝置的程序常常在可移植性上不足，諸如當(dāng)用計算機C語言來實現(xiàn)它們時。因此，通常優(yōu)選的是“統(tǒng)一的存儲器映像”的解決辦法。實際上，那么允許每個存儲器訪問引用任何隨機的地址。
以雙端口存儲器實現(xiàn)上述方案本身是相當(dāng)可行的，但是如果將端口的數(shù)目擴展超過兩個通常十分昂貴。因此，在適當(dāng)?shù)拇鎯ζ鞯燃壣咸峁┚唧w硬件配置被認為是不適當(dāng)?shù)摹，F(xiàn)在在一方面，提供停止(stall)信號代表一種有用的特征。另一方面，降低停止負擔(dān)開銷要求將附加松弛時間增加到偽多端口存儲器的讀寫訪問等待時間上，所述停止負擔(dān)開銷與在這種偽多端口存儲器中解決沖突相關(guān)聯(lián)。當(dāng)然在許多應(yīng)用中，作為結(jié)果的延長訪問等待時間對應(yīng)用的環(huán)路流水線部分沒有嚴重影響，在這里吞吐量是重要的，而等待時間通?？梢院雎?。然而，對于一定的其它應(yīng)用，松弛對運行控制權(quán)支配的代碼的性能的影響可能是相當(dāng)重要的。這種應(yīng)用可能特別涉及代碼串的壓縮和解壓縮。因此，本發(fā)明人已經(jīng)認識到有必要對訪問等待時間加以編程以便允許對實際應(yīng)用選擇最優(yōu)設(shè)置。

發(fā)明內(nèi)容
因此，出來別的以外，本發(fā)明的目標是提供一種解決辦法，通常基于單端口存儲器，所述存儲器一起使用統(tǒng)一的存儲器映像，并且其中可以接受在各自訪問之間的沖突，但是經(jīng)由提高各個訪問的等待時間來最小化它的不利影響。因此，依照本發(fā)明的解決辦法基于具體的裝置，所述裝置作為適當(dāng)存儲體(bank)的外圍設(shè)備提供?，F(xiàn)在，已經(jīng)發(fā)現(xiàn)應(yīng)用的控制權(quán)支配的部分通常在性質(zhì)上是順序的，以致無論如何在這些部分中并行存儲器訪問的數(shù)目無論如何都要受到限制。因此，存儲體沖突的數(shù)目和停止的數(shù)目往往也受到限制。此外，獨立地采取短存儲器等待時間將改善這些部分的性能。
故而現(xiàn)在，依照其一個方面，依照權(quán)利要求1的特征部分表征本發(fā)明。
本發(fā)明還涉及一種計算機設(shè)備，包括與如權(quán)利要求1所述的存儲器設(shè)備接口的第四多個加載/存儲單元。在從屬權(quán)利要求中敘述了本發(fā)明更有利的方面。


下面將參考公開的優(yōu)選實施例，特別是參考所示出的附圖，更詳細地討論本發(fā)明的這些及更進一步的方面和優(yōu)點圖1，偽多端口數(shù)據(jù)存儲器模板或用參數(shù)表示的實施例；圖2，請求隊列的實施例；圖3，請求隊列級；圖4，請求隊列旁路的實施例；圖5，請求隊列控制器的實施例；圖6，從所述請求隊列到存儲體仲裁器的請求路由裝置；圖7，從所述存儲體仲裁器到所述請求隊列的確認路由裝置；圖8，體仲裁器的實施例；圖9，中間隊列的實施例；圖10，中間隊列控制器的實施例；圖11，中間隊列級；圖12，結(jié)果隊列的實施例；圖13，結(jié)果隊列級；圖14，結(jié)果隊列控制器的實施例；圖15，結(jié)果路由器的實施例。
具體實施例方式
圖1舉例說明了一個偽多端口數(shù)據(jù)存儲器模板或用參數(shù)表示的實施例。所述模板由示例性數(shù)目L個構(gòu)建決(僅示出數(shù)字0，1，L-1)組成，所述構(gòu)建塊圍繞一B存儲體20-24的陣列(僅示出數(shù)字0，b，和B-1)，均裝備有中間隊列26-30，所述中間隊列被并行地放入關(guān)注中的所述存儲器模塊的輸入端口和輸出端口之間。所述存儲體代表一個統(tǒng)一的地址映像。通常，所述值一般滿足B≥L，但是并沒有限制，并且在原則上值B可以低到1。
所述外部訪問信號在圖上方示出，其發(fā)源于各自的載入/存儲單元裝置17-19。每個訪問信號包括芯片選擇(chipselect)cs，寫使能(writeenable)web，此外每個將給出地址(address)和寫數(shù)據(jù)(writedata)。這些信號將發(fā)送給請求/確認路由器32。通常，每個外部訪問裝置還能夠接收外部讀出數(shù)據(jù)(external read data)，如箭頭所示，諸如來自結(jié)果路由器34的箭頭35。圍繞所述存儲體的塊的目的有三點。第一，將對各個存儲體的訪問請求由路由器裝置32從適當(dāng)?shù)膶懚丝诼酚傻秸_的存儲體，此外來自各個存儲體的訪問結(jié)果由路由器裝置34從適當(dāng)?shù)拇鎯w向回路由到正確的讀取端口。
第二，在相同周期內(nèi)引用相同存儲體的多重訪問請求的情況下，必須解決明顯的沖突。為此目的，每個存儲體20-24具有位于其前部的專用體仲裁器36-40。
第三，通過將所述體訪問的等待時間延長到不可避免的訪問等待時間上的附加松弛間隔(additional slack interval)來減少體沖突的數(shù)目，所述不可避免的訪問等待時間與適當(dāng)?shù)拇鎯w相關(guān)聯(lián)。經(jīng)由延遲在L個并行的請求隊列42-46中的訪問，并且此外經(jīng)由延遲在B個并行的結(jié)果隊列48-52中的結(jié)果來獲得所述附加松弛，其中L是讀/寫端口的數(shù)目，B是存儲體的數(shù)目。
所述請求隊列42-46在信賴所述環(huán)境時可以延遲輸入請求超過一次。在所述結(jié)果隊列48-52中追加的延遲可以在所述實際請求和在所述結(jié)果在輸出端口變得可用的時刻之間產(chǎn)生總延遲，其中所述總延遲具有一致的值。這后一特征意味著當(dāng)調(diào)度程序時，所述編譯器可以考慮這個一致的延遲值。如下文所述各個構(gòu)建塊可以更廣泛地操作。如在實施例中所示，所述請求隊列和結(jié)果隊列在串行輸入并行輸出的基礎(chǔ)上操作，但這并非是明確的限制。最后如同所示，每個存儲體20-24具有分別相關(guān)聯(lián)的中間隊列26-30，下面將要進一步討論。
圖2舉例說明了請求隊列的實施例，其中為了在多個相應(yīng)項之間更加清楚，僅由附圖標記標出了一個。如所示的設(shè)備具有單個控制器60和多個延遲級64，所述延遲級64等于按照時鐘周期測量的松弛S的長度。所述控制器60接收主時鐘信號59，并因此持續(xù)活動，還接收信號芯片選擇和停止。其生成S級有效標志0...S-1，所述有效標志控制各自的時鐘門62。諸如級64的級只有當(dāng)其中具有有效數(shù)據(jù)時才是活動的，從而避免在無效數(shù)據(jù)上消耗功率。所述信號cs，web，地址和數(shù)據(jù)已經(jīng)在圖1中示出。不能立即處理的請求在請求隊列中排隊。根據(jù)每個請求隊列級64，可以并行輸出存儲體請求信號61。請求優(yōu)先級通常遵循先后順序(FIFO)。允許的請求得到相應(yīng)的確認信號63并因此被從所述隊列中除去。由于這種確認可以并行發(fā)源于各自不同的存儲體，所以對于每一級，這種確認信號可以分別到達。
如果請求穿過所有隊列并且達到所述隊列底部(級S-1)，那么提高標志信號滿(full)65，這意味著在由加載/存儲等待時間辨別的標準間隔中不能處理所述請求。這種滿狀態(tài)將給請求裝置引發(fā)了一個停止周期以便能夠解決所述瓶頸，同時在沒有進一步推進的情況下保持現(xiàn)有的處理器周期。下面將討論旁路裝置66。來自各自的請求控制器60的所述信號滿在或門65A中進行或操作(ORED)，其輸出表示用于加載/存儲裝置17-19的整個設(shè)備的停止信號。盡管在圖中并未特別示出，但是該停止信號將被發(fā)送到圖1中所有有關(guān)的加載/存儲單元17-19。
圖3舉例說明了請求隊列級，其通常相當(dāng)于移位寄存器級，用來存儲所述量web 43，地址45和數(shù)據(jù)47。在此圖中并沒有特別示出加載/存儲操作。通常，它們可以在兩個模式中的任何一個下加以實現(xiàn)。在短等待時間模式下，加載/存儲操作將只經(jīng)受存儲器的固有存儲器等待時間L1，所述存儲器例如可以是SRAM。然后，每個存儲體沖突將引發(fā)一個停止周期。然而在長等待時間模式下，松弛間隔S被加到存儲器等待時間L1上，以致加載/存儲操作將經(jīng)受總延遲(S+L1)。所述請求隊列實施例通過使用特定的旁路塊66來有選擇地支持這兩種等待時間模式。在短等待時間模式下，該塊將被用于繞過所有級64，從而向?qū)嶋H上進來的請求賦予最高優(yōu)先級，同時禁止所有其它的請求。所述相關(guān)聯(lián)的等待時間模式信號已經(jīng)被標記為67。
圖4舉例說明了請求隊列旁路的實施例。它已由一組多路復(fù)用器66A、66B、66C構(gòu)造，其將一起選擇最新進來的請求或正在離開最后隊列級S-1的請求。實際上選擇的請求具有最高優(yōu)先級。
圖5舉例說明了請求隊列控制器的實施例，用于實現(xiàn)在圖2中的塊60。為了簡便起見，只標記了關(guān)于最上一級的各種邏輯元件。確認信號ack 0到達左上方并且饋送到與門78，以及在元件73中反相之后饋送到與門72。所述芯片選擇cs信號饋送到與門72、78和80，后者還接收確認信號ack S。后面的兩個與門饋送到選擇器86，所述選擇器86由所述長/短等待時間模式信號控制以便選擇所指示的輸入信號。所述發(fā)送信號進入到或門88，并且經(jīng)由選擇器90被有選擇地發(fā)送，所述選擇器90由如所示的停止信號控制。發(fā)送的信號在鎖存器92被鎖存，以便作為屏蔽信號操作。所述屏蔽信號還向后耦合到或門88。接下來，在倒相器96中反向所述屏蔽信號并將其饋送到時鐘同步的與門98。將與門98的輸出饋送到選擇器100以致選擇器100的輸出為0或等于時鐘同步的與門98的輸出信號，所述選擇器100由所述等待時間模式信號控制。
在所述設(shè)備的左邊，所述反向的確認ack 0信號將被時鐘同步到到由所述停止信號控制的選擇器84。將所選擇的信號饋送到選擇器94以便在其輸出上生成級有效信號76，對比圖2，所述選擇器94在它的其它輸入上接收0信號并且其本身由所述停止信號控制。此外，將選擇器84的輸出饋送到鎖存器70。所述鎖存器的內(nèi)容表示請求信號req1，并且還將其向后耦合到選擇器82，在所述選擇器82的其它輸入接收零(0)，并且所述選擇器由來自下一更低級的信號ack 1控制。
對于其他級，通常存在對應(yīng)于項70、72、73、82、84和94的項。現(xiàn)在，所述芯片選擇值cs穿過具有比如級70的級的專用一位的移位寄存器，因而所述寄存器包括所有的掛起請求。此外，像信號63A的接收的確認信號將通過反向到如72的與門的輸入來清除在關(guān)注中的該級的芯片選擇信號cs。此外，從每個芯片選擇流水線級，導(dǎo)出一個有效標志，如標志76，所述標志驅(qū)動圖2中的相關(guān)聯(lián)的時鐘門62。只要沒有存儲體沖突發(fā)生在所述存儲器中，即只要沒有請求隊列變滿(65)，所述寄存器將保持移位。然而沖突將自動引發(fā)停止周期，這停止了所述隊列的移位。雖然所述隊列保持停止，但是存儲體沖突可以得到解決，這意味著實際請求仍然被確認。從而，在所述停止間隔期間繼續(xù)清除已確認請求。
注意最后級S具有相對于其它級以反向方式控制的請求。此外，最后級S包括與門102以及第二與門104，所述與門102相當(dāng)于較前級的與門72，所述第二與門104接收確認信號ack S的反向值和來自鎖存器92的反向屏蔽信號。兩個與門饋送到選擇器106，所述選擇器106由等待時間模式控制信號控制并且發(fā)送滿信號。當(dāng)用這樣的方式確認一個已經(jīng)使得一個隊列提升了它的滿標志的請求(而沒有另一個滿信號出現(xiàn))時，自動終止來自或門65A的停止信號。
此外，在所述請求隊列裝置中，由所述等待時間模式信號67控制的旁路元件66也是可見的。如圖2中所看到的，在所述短等待時間模式下，繞過整個隊列來向最近進來的請求分配最高優(yōu)先級，同時立刻阻塞所有其它請求。在長等待時間模式下，通常采用的是在所述請求間的先后順序(seniority)?？梢杂刹僮髡吆?或系統(tǒng)諸如基于統(tǒng)計和/或動態(tài)數(shù)據(jù)給出等待時間模式信號67。一個等待時間，即使已經(jīng)僅由單個級所引起，也會顯著地降低沖突的數(shù)目以及由此降低延遲停止的數(shù)目。然而，更長的等待時間也將帶來更長的延遲。所述系統(tǒng)應(yīng)該由最佳平衡來控制，也就是有關(guān)的上述的應(yīng)用或應(yīng)用間隔。
圖6舉例說明了從所述請求隊列到存儲體仲裁器的請求路由裝置。此組合網(wǎng)絡(luò)將所有的請求從所有的請求隊列路由到適當(dāng)?shù)拇鎯w仲裁器(圖1中的36-40)，并且往往將與這些請求有關(guān)的確認向回路由相關(guān)聯(lián)的請求隊列，后者沒有在圖6中示出。因為存儲器映像在各個存儲體上是一致地交錯的，所以根據(jù)檢查與有關(guān)的訪問請求信號相關(guān)聯(lián)的最低有效位來確定上述的具體體。后者由如69的位選擇項加以實現(xiàn)。此位選擇操作的結(jié)果控制如項70的解復(fù)器(demultiplexer)，所述解復(fù)器因此將一位的請求標志路由到打算路由到的存儲體仲裁器，諸如項36-40。將所述請求的組成web、地址和數(shù)據(jù)直接轉(zhuǎn)發(fā)到在粗體表示中示出的互連上的所有并行的體仲裁器。然后，到達每個體仲裁器的請求線的總數(shù)等于由每個請求隊列生成的請求的最大數(shù)目乘以請求隊列的數(shù)目。在松弛S的情況下，這個數(shù)字是(S+1)*L。
此外，因為一個請求始終涉及一個單一體，所以每個請求只由一個單個體仲裁器加以確認。因此，對于每個特定的請求，在元件37、39、41中來自各自的仲裁器36-40的所有相應(yīng)的確認標志的或運算將生成相關(guān)聯(lián)的確認值。圖7舉例說明了從各個存儲體仲裁器到相關(guān)的請求隊列的確認路由裝置。
圖8舉例說明了體仲裁器的實施例。所述體仲裁器可操作來選擇給予其輸入的最高優(yōu)先級請求，確認該請求并將與所述請求相關(guān)聯(lián)的信息轉(zhuǎn)發(fā)到上述的存儲體。為此目的，所述進來的請求標志被認為是排序的位向量，其相對較高的優(yōu)先級請求標志作為最高有效位，其相對較低優(yōu)先級請求標志作為最低有效位。所述仲裁器將尋找在此向量中具有最高有效等級且為“1”的位。該位相當(dāng)于具有最高優(yōu)先級的有效請求。使用上述位的索引來選擇必須確認的請求。它還還指示所述請求來自的那個加載/存儲單元。這后一的信息將讀訪問的加載數(shù)據(jù)向回發(fā)送到適當(dāng)?shù)募虞d/存儲單元。為了使此信息在對于讀取而言所述加載的數(shù)據(jù)是可以獲得的時刻是可獲得的，將所述索引發(fā)送給所述中間隊列，經(jīng)由中間隊列，所述索引與將從編址存儲體中讀出的數(shù)據(jù)保持同步。
為此目的，所述仲裁器裝置包括選擇器裝置，如120和122。選擇器裝置120由范圍在(LSU L-1，行S)到(LSU 0，行0)的各個請求在左方加以控制。此外，所述選擇器裝置120在上方接收所述web、地址、數(shù)據(jù)和Isu id信號以及信號def或0。如同所示，所述優(yōu)先級具有0，...，多個零的起始串，接著在互斥的位置是第一個“1”，后面是可能已經(jīng)具有合適值的串。所述選擇器將輸出所選擇的請求、web、地址、數(shù)據(jù)、Isu id和其余的松弛信號。
在左手方由相同的控制信號控制第二選擇器裝置122，和前面所述的一樣，并且所述第二選擇器裝置122在各個上方接收在互斥的位置上具有單個“1”的位串，并且此外其余位都為零。所述選擇器將輸出范圍從(LSU L-1，行S)到(LSU 0，行0)的確認信號。
可以把來自位向量的最高有效位的所述選擇操作看作大的多路復(fù)用器，其將位向量作為控制輸入，并且其根據(jù)最高有效位MSB的值選擇端口。在這里，圖9舉例說明了中間隊列的實施例。因此所述中間隊列用作為延遲線，以便在所述間隔期間同步與加載訪問有關(guān)的信息，在所述間隔中訪問在數(shù)據(jù)存儲器中的實際SRAM。其由單個控制器130和多個級-諸如級134組成，其數(shù)目等于所述SRAM的等待時間L1。所述控制器由所述主時鐘134計時，所以始終是活動的它將生成多個L1級有效標志，所述有效標志控制一個時鐘門，諸如每級的門132。結(jié)果，當(dāng)有效數(shù)據(jù)存在于該級中時，只有特定級是活動的。沒有功率消耗浪費在存儲無效數(shù)據(jù)上。所有信號芯片選擇(cs)、寫使能(web)、地址和數(shù)據(jù)在頂部端將輸入所述中間隊列。只有與加載請求有關(guān)的信息被存儲在所述隊列中。最后輸出結(jié)果包括如同所示的信號加載有效(load valid)、信號其余延遲(remaining delay)和信號加載起源(load origin)。
圖10舉例說明了中間隊列控制器的實施例。其由具有級-如鎖存器136的單個位寬的延遲線組成，所述鎖存器由信號cs和web串行饋送，并且其為各個級保持所述有效標志。每個這種標志表示加載操作并且其由所述芯片選擇和低活動的寫使能輸入信號的與操作創(chuàng)建。所述串行輸出信號是加載有效。
圖11舉例說明了中間隊列級。每個級具有兩個寄存器，第一個(140)用于保持標識所述加載/存儲單元的標識符，所述加載/存儲單元發(fā)出了所述加載請求，并且另一個(138)用于保持所述其余延遲值，從而表明所述請求還必須在所述數(shù)據(jù)存儲器中經(jīng)歷多少松弛以符合預(yù)計的加載/存儲等待時間間隔。如果在所述存儲器中出現(xiàn)沖突，這引發(fā)處理器停止，那么將暫停處理器周期時間。為了保持其余延遲值與處理器周期時間一致，在這種情況下在遞增元件142中遞增該值；經(jīng)由選擇器144執(zhí)行相關(guān)的選擇，所述選擇器144由所述停止信號控制。
圖12舉例說明了結(jié)果隊列的實施例，這里其由單個控制器146和多個級如級150組成，這些級的數(shù)目是所述松弛、存儲器等待時間和加載/存儲單元的數(shù)目減1的函數(shù)。級的數(shù)目近似等于MAX(S，L*(LSU-1))。所述控制器由所述主時鐘計時并因此始終是活動的。其生成S級有效標志，所述級有效標志控制S時鐘門，如時鐘門148，每每個級一個時鐘門。結(jié)果，只有當(dāng)所述級存儲有效數(shù)據(jù)時它才是活動的，這又減少了功率消耗的等級。
結(jié)果隊列將收集并緩沖來自其相應(yīng)的SRAM和中間隊列的數(shù)據(jù)及其他信息，以便執(zhí)行與處理器核心的最后同步。如同所示，所述信號加載有效、加載數(shù)據(jù)、加載/存儲單元標識符和其余延遲將依次在其頂部進入到級150中的所述隊列。一旦進入所述隊列中，所加載的結(jié)果經(jīng)歷其最后的延遲。一旦所述結(jié)果其余延遲達到零值，那么所述結(jié)果就被在有關(guān)的隊列的一個級輸出上發(fā)出，作為一個有效的結(jié)果。前往各自不同的加載/存儲單元的多個結(jié)果可以并行地離開所述隊列。
圖13舉例說明了結(jié)果隊列級的實施例，其由三個寄存器組成，所述寄存器分別保持其余延遲值(寄存器156)，所述數(shù)據(jù)(寄存器160)和加載操作的所述加載/存儲單元標識符(寄存器158)。所有級合起來構(gòu)成移位寄存器。在正常操作中，在每個級中(元件152)遞減所述其余延遲值，以致經(jīng)過遍歷連續(xù)級后所述其余延遲最后將達到零，以表明已經(jīng)達到總的加載/存儲等待時間。在那個時候，可以向加載/存儲單元返回所述結(jié)果。如果在所述存儲器中出現(xiàn)沖突，這引發(fā)處理器停止，那么將暫停處理器周期時間。為了保持所述其余延遲值與處理器周期時間計數(shù)同步，在這種情況下通過阻止遞減級152以及選擇器154的適當(dāng)控制來使所述其余延遲值保持為常數(shù)。
圖14舉例說明了結(jié)果隊列控制器的實施例，從而實現(xiàn)用于生成時鐘門的級有效標志的延遲線，所述時鐘門控制各個級。在所述延遲線中的每個級，檢查所述其余延遲值。一旦這個值達到零，那么清除在此級中的級有效標志。還要注意如果所述處理器由于存儲器沖突而被停止，那么沒有結(jié)果可以返回，因為沒有加載/存儲單元能夠接收它。因此，在這種情況下清除所述結(jié)果有效標志。在此控制器中的每個級包括下列項，所述項總共只涉及第一級。第一，將所述其余延遲值輸入遞減元件162。將其輸出與在通過所有級的串行排列中的加載有效信號一起饋送到與門164，所述輸出與所述延遲值所有位的或操作值相等。將與門的輸出饋送到選擇器172，所述選擇器172由所述停止信號控制。在元件174鎖存所述選擇器的輸出，并因此將該輸出饋送到下一串行級。此外，在項166將降低的元件輸出反向，并且同樣地在與門168中與所述加載有效信號進行與操作。將該柵極的輸出值饋送到選擇器170，所述選擇器170此外還接收“0”信號并且其由所述停止信號控制。所述選擇器170的輸出信號可以生成結(jié)果有效0信號。在終極的差異與剩余的項164、172和相關(guān)聯(lián)的線路有關(guān)。
圖15舉例說明了結(jié)果路由器的實施例。該路由器將離開所述結(jié)果隊列的有效結(jié)果發(fā)送回所述加載/存儲單元162-164，有關(guān)的請求發(fā)生于所述加載/存儲單元162-164。所述加載/存儲單元id被用來確定目標加載/存儲單元。解復(fù)器180-184選擇一個應(yīng)該把有效標志發(fā)送到的適當(dāng)?shù)募虞d/存儲單元。因為可以確信在每個周期中至多一個有效請求被送回到特定的加載/存儲單元，所以通過首先將所有的結(jié)果數(shù)據(jù)與它們相應(yīng)的結(jié)果標志在雙輸入與門如174-178中逐位進行與操作，并且接下來在或門168-172將它們進行或操作，從而為每個特定路由器確定將被送回的結(jié)果數(shù)據(jù)。
權(quán)利要求
1.一種計算機存儲器設(shè)備，包括第一多個輸入端口裝置，所述多個輸入端口裝置經(jīng)由第一路由器裝置耦合在一起以便有選擇地饋送第二多個存儲器模塊，并且還包括輸出端口裝置，所述輸出端口裝置由所述第二多個存儲器模塊一起饋送，所述計算機存儲器設(shè)備包括檢測裝置，用于檢測通過一個以上的所述第一多個輸入端口裝置所進行的同時發(fā)生且相沖突的訪問，并且由此只準許所述同時發(fā)生且相沖突的訪問中的一個訪問，而同時生成一個停止信號以便向請求源發(fā)信號來通知一個強制的停止周期，所述停止信號意味著到其的一個訪問等待時間，并且所述計算機存儲器還包括一個編程裝置，用于依照實際處理應(yīng)用對所述訪問等待時間可選擇地加以編程。
2.如權(quán)利要求1所述的計算機存儲器設(shè)備，其中所述訪問等待時間具有第一和第二可編程值，并且其中所述第二可編程值基本上為零。
3.如權(quán)利要求1所述的計算機存儲器設(shè)備，還包括請求隊列，每個請求隊列把一個關(guān)聯(lián)的相應(yīng)輸入端口裝置耦合到所述第一路由器，以便由此來提供一個附加且可編程的松弛間隔，并且每個存儲器模塊包括一個相應(yīng)的存儲體和一個相應(yīng)的仲裁器，所述仲裁器用于在發(fā)現(xiàn)對一個相關(guān)聯(lián)的存儲體進行訪問的多個并行訪問請求時，來生成一個仲裁信號，所述仲裁信號在所述并行訪問請求之中挑選出一個特定的訪問請求來優(yōu)先于其它訪問請求而獨占地對其進行處理，并且在關(guān)注中的上述請求隊列中對這樣的其他訪問請求進行排隊，所述請求隊列具有可編程的長度以便由此來選擇一個可編程的訪問等待時間，同時在任一這種請求隊列的或運算的滿信號通知的控制下，獨占地發(fā)出所述停止信號。
4.如權(quán)利要求1所述的計算機存儲器設(shè)備，其中對所有的并行輸入端口裝置發(fā)布這種停止信號，并且所述可編程的訪問等待時間在所述各自的請求隊列之間是一致的，并且通過可選擇地激活的旁路裝置來實現(xiàn)這種可編程性。
5.如權(quán)利要求1所述的計算機存儲器設(shè)備，其中所述輸出端口裝置包括第三多個輸出端口，所述輸出端口由所述第二多個存儲器模塊通過第二路由器裝置加以饋送，其中所述第一多個的數(shù)目等于所述第三多個的數(shù)目，每個所述輸入端口裝置關(guān)聯(lián)到一個相應(yīng)的輸出端口裝置，并且每個這種存儲器模塊包括一個相應(yīng)的結(jié)果隊列裝置，用于暫時存儲從所述關(guān)聯(lián)的存儲體中讀出的結(jié)果量。
6.如權(quán)利要求5所述的計算機存儲器設(shè)備，同時通過請求隊列和關(guān)聯(lián)的結(jié)果隊列的組合來提供一致的延遲值。
7.一種計算機設(shè)備，包括與如權(quán)利要求1所述的計算機存儲器設(shè)備相接口的第四多個加載/存儲單元，其中所述第一和第四多個的數(shù)目相同。
全文摘要
一種計算機存儲器設(shè)備，包括第一多個輸入端口裝置(17－19)，所述多個輸入端口裝置通過第一路由器裝置(32)耦合在一起以便有選擇地饋送第二多個存儲器模塊(20－24)，并且還包括輸出端口裝置，所述輸出端口裝置由所述第二多個存儲器模塊(20－24)一起饋送。特別地，所述計算機存儲器設(shè)備包括檢測裝置(36－40)，用于檢測通過一個以上的第一多個輸入端口裝置所進行的同時發(fā)生且相沖突的訪問，并且由此只準許所述同時發(fā)生且相沖突的訪問中的一個，而同時生成一個停止信號以便向請求源發(fā)信號來通知一個強制的停止周期，所述停止信號向其暗示一個訪問等待時間，并且所述計算機存儲器還包括一個編程裝置，用于依照實際處理應(yīng)用對所述訪問等待時間可選擇地加以編程。
文檔編號G06F12/00GK1656461SQ03811766
公開日2005年8月17日 申請日期2003年5月22日 優(yōu)先權(quán)日2002年5月24日
發(fā)明者J·A·J·萊坦 申請人:皇家飛利浦電子股份有限公司