專利名稱：用于調(diào)節(jié)數(shù)字處理部件供電電平的裝置以及操作此裝置的方法
技術(shù)領(lǐng)域：
本發(fā)明總的是指向低功耗集成電路，特別是指向用于調(diào)節(jié)數(shù)字處理部件供電功率電平的裝置以及操作此裝置的方法。
背景技術(shù)：
最近幾年，在集成電路(IC)的速度、功率以及復(fù)雜程度方面已經(jīng)有了很大的進(jìn)步。例如專用集成電路(ASIC)芯片，中央處理器(CPU)芯片，數(shù)字信號(hào)處理器(DSP)芯片等。這些進(jìn)步使得開發(fā)另一些設(shè)備中的單一芯片上的系統(tǒng)(SOC)的裝置成為可能。SOC裝置將所有的(或者幾乎所有的)復(fù)雜的電子系統(tǒng)集成到單一芯片中，諸如無(wú)線接收裝置(如，蜂窩電話、電視接收器、以及諸如此類的裝置)。
評(píng)估電子裝置性能的一個(gè)重要標(biāo)準(zhǔn)是功耗。對(duì)于使用電池工作的便攜式裝置，設(shè)計(jì)上做到使其功耗最低是一項(xiàng)最值得考慮的事項(xiàng)。由于使便攜式裝置的電池壽命最長(zhǎng)是一項(xiàng)相當(dāng)關(guān)鍵的目標(biāo)，所以將便攜式裝置中所使用的集成電路的功耗降至最低是至關(guān)重要的。最近，使非便攜式電子裝置中的功耗最小化也變得相當(dāng)重要。隨著消費(fèi)者和商業(yè)用戶大范圍地使用電子產(chǎn)品，住宅業(yè)主和商業(yè)經(jīng)營(yíng)者的用電費(fèi)用也隨之增長(zhǎng)了。電子裝置使用的增加是電力需求增長(zhǎng)的主要原因，并使美國(guó)尤其是加利福尼亞的能源短缺成為更加引人關(guān)注的問題。
許多復(fù)雜的電子部件，如CPU和DSP，能在各種不同的時(shí)鐘速度下工作。一般來(lái)說，如果電子裝置在較慢的速度下工作，其使用的電能較少。這是因?yàn)?，在一個(gè)給定的消耗功率的周期內(nèi)，傳輸?shù)男盘?hào)電平較低。在CPU和DSP中邏輯門開關(guān)的速度直接受到與邏輯門相連的供電電平VDD的影響。VDD越大，驅(qū)動(dòng)門電路的電壓和電流越大，因而通過門電路的上升時(shí)間和傳輸延遲降低。相反，VDD越小，通過門電路的上升時(shí)間和傳輸延遲增大。這樣，如果CPU或DSP必須在相對(duì)高的時(shí)鐘頻率下工作，比如800MHz，VDD設(shè)定在高電平，如+3.3V或+2.4V。如果CPU或DSP能在相對(duì)低的時(shí)鐘頻率下工作，如50MHz，則VDD可設(shè)定在低電平，如+1.2V。
遺憾的是，早先的工藝沒能對(duì)很寬范圍的時(shí)鐘速度提供任何精密調(diào)節(jié)VDD電平的方法。典型地來(lái)講，DSP或者CPU可能只以兩種模式工作例如一種+3.3伏的高功率模式，一種+1.2伏的低功率模式。因此，在上述例子當(dāng)中，如果DSP或者CPU必須在100MHz下而不是50MHz工作，在50MHz下使用的+1.2伏的VDD電平就不能滿足在100MHz下工作要求。這樣，DSP或者CPU將需要在+3.3伏的VDD下工作。但是，在+3.3伏的VDD電平上，CPU或者DSP會(huì)耗掉遠(yuǎn)遠(yuǎn)超過100MHz下工作所需要的功率。
因此，在大規(guī)模數(shù)字集成電路(如DSP、CPU)中，需要有精細(xì)調(diào)節(jié)VDD電平的電路和調(diào)節(jié)方法，以與很寬范圍的時(shí)鐘速度相匹配。尤其是需要將VDD電平精細(xì)調(diào)節(jié)到最佳的調(diào)節(jié)電路和方法，以確保大規(guī)模數(shù)字集成電路的上升時(shí)間和傳輸延遲與大規(guī)模集成電路工作的時(shí)間速度相匹配。

發(fā)明內(nèi)容
為了解決以上描述的已有技術(shù)的不足，本發(fā)明的主要目的是要提供一判別通路松弛時(shí)間鑒別器，用于動(dòng)態(tài)自適應(yīng)電壓比例調(diào)節(jié)器。按照一先進(jìn)的實(shí)施方案，引入控制電路對(duì)具有可變工作頻率的數(shù)字處理部件的供電電平(VDD)進(jìn)行調(diào)節(jié)。
控制電路由N個(gè)延時(shí)元件和電源功率調(diào)節(jié)電路組成。N個(gè)延時(shí)元件是串聯(lián)連接的，每個(gè)延時(shí)元件都有一個(gè)取決于VDD數(shù)值的延時(shí)(D)，施加到第一個(gè)延時(shí)元件的輸入端的時(shí)鐘脈沖順次通過N個(gè)延時(shí)元件傳送。
與N個(gè)延時(shí)元件相關(guān)聯(lián)的電源功率調(diào)節(jié)電路，具有調(diào)節(jié)VDD的能力，可以用來(lái)(i)監(jiān)測(cè)至少一個(gè)K延時(shí)元件和一個(gè)K+1延時(shí)元件的輸出，(ii)測(cè)定時(shí)鐘脈沖已經(jīng)到達(dá)K延時(shí)元件的輸出端，但還沒有到達(dá)K+1延時(shí)元件的輸出端，以及(iii)產(chǎn)生一個(gè)可以調(diào)節(jié)VDD如何響應(yīng)的控制信號(hào)。
另一種實(shí)施例是，電源功率調(diào)節(jié)電路測(cè)定了時(shí)鐘脈沖是否在下一個(gè)時(shí)序的時(shí)鐘脈沖被施加到第一個(gè)延時(shí)元件輸入端時(shí)，已經(jīng)到達(dá)K延時(shí)元件輸出端，但還沒有到達(dá)K+1延時(shí)元件輸出端。
在相關(guān)的實(shí)施例中，從第一個(gè)延時(shí)元件輸入到第K個(gè)延時(shí)元件輸出的總延時(shí)大于數(shù)字處理部件的最大延時(shí)。
在另一個(gè)相關(guān)的實(shí)施例中，電源功率調(diào)節(jié)電路進(jìn)一步可以用來(lái)(i)如果時(shí)鐘脈沖還沒有到達(dá)K延時(shí)元件輸出端時(shí)，提高VDD，以及(ii)如果時(shí)鐘脈沖已以到達(dá)K+1延時(shí)元件輸出端時(shí)降低VDD。
在另外一種相關(guān)的實(shí)施例中，電源調(diào)節(jié)電路可以進(jìn)一步地用來(lái)監(jiān)控至少一個(gè)K-1延時(shí)元件、K延時(shí)元件、K+1延時(shí)元件以及一個(gè)K+2延時(shí)元件的輸出。按照該實(shí)施例，電源調(diào)節(jié)電路可以進(jìn)一步用來(lái)測(cè)定時(shí)鐘脈沖已經(jīng)到達(dá)K-1延時(shí)元件的輸出端和K延時(shí)元件輸出端，但至少還沒有到達(dá)K+1延時(shí)元件輸出端。這樣電源調(diào)節(jié)電路可以進(jìn)一步地用來(lái)(i)(a)如果時(shí)鐘脈沖還沒有到達(dá)K-1延時(shí)元件輸出端時(shí)，采用相對(duì)大的增量級(jí)提高VDD；(b)如果時(shí)鐘脈沖已經(jīng)到達(dá)K-1延時(shí)元件輸出但沒有到達(dá)K延時(shí)元件輸出端時(shí)，采用相對(duì)小的增量級(jí)提高VDD；以及(ii)(a)如果時(shí)鐘脈沖已經(jīng)到達(dá)K+1延時(shí)元件輸出端以及K+2延時(shí)元件輸出端時(shí)，采用相對(duì)大的增量級(jí)減小VDD；(b)如果時(shí)鐘脈沖已經(jīng)到達(dá)K+1延時(shí)元件輸出端但沒有到達(dá)K+2延時(shí)元件輸出端時(shí)，采用相對(duì)小的增量級(jí)減小VDD。
按照另一種更好的實(shí)施例，引入一種具有動(dòng)態(tài)自適應(yīng)電壓定標(biāo)的數(shù)字處理部件組成的數(shù)字電路。數(shù)字電路可進(jìn)一步包括一個(gè)可以調(diào)節(jié)的時(shí)鐘脈沖源，一只功率可調(diào)的電源以及用于調(diào)節(jié)可變電源電平VDD的控制電路。
數(shù)字處理部件可以在不同的時(shí)鐘頻率下工作?？烧{(diào)節(jié)的時(shí)鐘脈沖源可以向數(shù)字處理部件提供可變的頻率。功率可調(diào)的電源可以向數(shù)字處理部件提供VDD?？刂齐娐酚蒒個(gè)延時(shí)元件和電源功率調(diào)節(jié)電路組成。
N個(gè)延時(shí)元件是串聯(lián)連接的，每個(gè)元件都有一個(gè)由VDD值測(cè)定的延時(shí)D，這樣施加到第一只延時(shí)元件輸出上的時(shí)鐘脈沖順次通過N個(gè)延時(shí)元件傳送。與N個(gè)延時(shí)元件相關(guān)聯(lián)的電源功率調(diào)節(jié)電路，可以調(diào)節(jié)VDD，并且可以(i)監(jiān)測(cè)至少一個(gè)K延時(shí)元件和一個(gè)K+1延時(shí)元件的輸出，(ii)測(cè)定時(shí)鐘脈沖已經(jīng)到達(dá)K延時(shí)元件的輸出端，但還沒有到達(dá)K+1延時(shí)元件的輸出端，以及(iii)產(chǎn)生一個(gè)可以調(diào)節(jié)VDD如何響應(yīng)的控制信號(hào)。
上述內(nèi)容已經(jīng)相當(dāng)全面地概述了本發(fā)明的特點(diǎn)和技術(shù)先進(jìn)性。這樣本專業(yè)的技術(shù)人員可以更好地了解以下發(fā)明的詳細(xì)介紹。本發(fā)明的其它特點(diǎn)和先進(jìn)性將在下文中予以介紹。這些內(nèi)容將構(gòu)成本發(fā)明權(quán)利要求的主體。本專業(yè)的技術(shù)人員應(yīng)當(dāng)理解，他們可以為與本發(fā)明同樣的目的，毫無(wú)困難地使用已公開的本發(fā)明的概念和專門的實(shí)施例作為基礎(chǔ)，修改或設(shè)計(jì)另外的結(jié)構(gòu)。他們也應(yīng)該認(rèn)識(shí)到，這些等同的結(jié)構(gòu)并未在最大范圍內(nèi)背離本發(fā)明的精神和范圍。
在了解下面本發(fā)明的詳細(xì)描述之前，最好對(duì)本專利文件中通篇使用的一些詞語(yǔ)和短語(yǔ)進(jìn)行定義術(shù)語(yǔ)“包括”以及“由....組成”，還有在此派生的，指沒有限制地包括；術(shù)語(yǔ)“或者”，是包括意指和/或；短語(yǔ)“與.......相關(guān)”以及“與些相關(guān)”，以及在此派生的，可以指包括，被包括在內(nèi)的，互相連接的，包含，包含在內(nèi)的，連接到或與....連接，插入，并列，與......接近，和........聯(lián)系或與.........聯(lián)系，有，有........特點(diǎn)，或類似的含義；術(shù)語(yǔ)“電路系統(tǒng)”指任何電路、裝置、部件或零件，它們至少控制一種操作，此類電路系統(tǒng)可以，如果情況許可和適合的話，以硬件、軟硬件結(jié)合，或同樣的至少兩種的組合的方式實(shí)現(xiàn)。某些詞語(yǔ)和短句的定義在本專利文件中通篇都有提供，那些普通的專業(yè)技術(shù)人員應(yīng)該理解。在很多情況下，如果不是大多數(shù)情況的話，此類定義適用于以前，也適用于以后此類定義的詞語(yǔ)和短句的使用。


為了更完整地理解本發(fā)明及其優(yōu)點(diǎn)，現(xiàn)在參照下面結(jié)合附圖所作的說明，其中同樣的數(shù)字表示同樣的客體，其中圖1表示根據(jù)本發(fā)明的一種典型實(shí)施例的數(shù)字處理裝置的方塊圖。
圖2表示根據(jù)本發(fā)明的一種典型實(shí)施例，更為詳盡地表示了圖1中的自適應(yīng)性電壓定標(biāo)(AVS)松弛時(shí)間檢測(cè)器。
圖3是根據(jù)圖2中表示的典型實(shí)施例的自適應(yīng)電壓定標(biāo)(AVS)松弛時(shí)間檢測(cè)器工作的時(shí)序圖。
圖4A是根據(jù)本發(fā)明的第一個(gè)典型實(shí)施例的典型的延時(shí)元件。
圖4B是根據(jù)本發(fā)明的第二個(gè)典型實(shí)施例的典型的延時(shí)元件。
圖5表示根據(jù)本發(fā)明的另一個(gè)實(shí)施例的自適應(yīng)電壓定標(biāo)(AVS)松弛時(shí)間檢測(cè)器。以及圖6表示根據(jù)本發(fā)明的典型實(shí)施例的圖1中的數(shù)字處理系統(tǒng)中自適應(yīng)電壓定標(biāo)(AVS)松弛時(shí)間檢測(cè)器的工作方法的流程圖。
具體實(shí)施例方式
下面只是以圖解方式討論圖1至圖6，以及用來(lái)描述本專利文件中的發(fā)明原理的各種實(shí)施例，不能以任何方式予以引證來(lái)限制本發(fā)明的范圍。那些專業(yè)人士將會(huì)了解，本發(fā)明的基本原理可以在任何適當(dāng)設(shè)計(jì)的數(shù)字處理裝置中得以實(shí)施。
圖1是本發(fā)明的一種代表性的實(shí)施例的數(shù)字處理裝置100的方塊圖。數(shù)字處理裝置100包括晶體振蕩器105，鎖相環(huán)路(PLL)頻率合成器110，自適應(yīng)電壓定標(biāo)(AVS)時(shí)鐘發(fā)生器115，一只標(biāo)名DSP/CPU系統(tǒng)的數(shù)字處理部件120，自適應(yīng)電壓定標(biāo)(AVS)松弛時(shí)間檢測(cè)器125，以及自適應(yīng)電壓定標(biāo)(AVS)電源130。
典型的晶體振蕩器105產(chǎn)生一個(gè)輸出基準(zhǔn)頻率信號(hào)，在此信號(hào)中，輸出的基準(zhǔn)頻率取決于壓電晶體的機(jī)械特性。典型的PLL頻率合成器110和晶體振蕩器105的輸出聯(lián)接，產(chǎn)生CLKEXT信號(hào)，此信號(hào)的工作頻率是晶體振蕩器105提供的基準(zhǔn)頻率的倍數(shù)。CLKEXT信號(hào)可以作為一套時(shí)鐘頻率。
典型的AVS時(shí)鐘發(fā)生器115與PLL頻率合成器110、數(shù)字處理部件120以及AVS松弛時(shí)間檢測(cè)器125的輸出連接，并分別作為輸入接收CLKEXT信號(hào)、頻率控制信號(hào)以及穩(wěn)定信號(hào)。頻率控制信號(hào)設(shè)定所想要的工作時(shí)鐘頻率fclk，fclk只是CLKEXT信號(hào)中某一典型的分?jǐn)?shù)值頻率。例如，如果CLKEXT信號(hào)為1.6GHz，AVS時(shí)鐘發(fā)生器115可以用4除CLKEXT信號(hào)，產(chǎn)生一個(gè)400MHz的時(shí)鐘信號(hào)作為CLK信號(hào)提供給DSP/CPU系統(tǒng)120。正如下面要較為詳細(xì)地解釋的那樣，穩(wěn)定信號(hào)向AVS時(shí)鐘發(fā)生器115指示電源電壓VDD已被調(diào)節(jié)到足以與CLK信號(hào)希望得到的時(shí)鐘速度匹配的水平。當(dāng)穩(wěn)定信號(hào)得以激活，CLK信號(hào)就被施加到DSP/CPU系統(tǒng)120上。
在操作中，如果希望得到的工作頻率低于目前的工作頻率，系統(tǒng)時(shí)鐘CLK信號(hào)和調(diào)節(jié)器時(shí)鐘信號(hào)REGCLK兩者的頻率同時(shí)變成新值fregclk＝a(fclk)，這里a是一個(gè)不變值，例如a＝1或a＝1/2。如果希望的工作頻率高于目前的工作頻率，首先改變REGCLK的頻率。然后，當(dāng)VDD電源電壓到達(dá)新的穩(wěn)態(tài)值時(shí)，穩(wěn)定信號(hào)被啟動(dòng)，系統(tǒng)時(shí)鐘頻率更新為fclk＝fregclk/a。如果a＝1，在穩(wěn)定狀態(tài)，CLK和REGCLK信號(hào)有相同的頻率和相位。
一般來(lái)說，DSP/CPU系統(tǒng)120可以是用來(lái)進(jìn)行數(shù)學(xué)計(jì)算和可以適當(dāng)?shù)鼐幊痰娜魏螖?shù)字處理元件。這意味著數(shù)字處理部件120可以被用來(lái)處理不同類型的信息，包括聲音、圖像、視頻以及類似信息。按照目前的實(shí)施例，DSP/CPU系統(tǒng)120有可變的工作頻率，可以連接到AVS時(shí)鐘發(fā)生器115和AVS電源130的輸出端。DSP/CPU系統(tǒng)120產(chǎn)生頻率控制信號(hào)，并與相關(guān)的處理系統(tǒng)(未示出)進(jìn)行輸入/輸出(I/O)數(shù)據(jù)通信(所述的未示出的相關(guān)處理系統(tǒng)如移動(dòng)通信單元、計(jì)算系統(tǒng)以及類似的系統(tǒng))。
典型的AVS松弛時(shí)間檢測(cè)器125是一個(gè)根據(jù)本發(fā)明的原理設(shè)計(jì)的關(guān)鍵的路徑松弛時(shí)間識(shí)別器。AVS松弛時(shí)間檢測(cè)器125包括N個(gè)延時(shí)元件和電源調(diào)節(jié)電路(參考圖2所示)組成，可以控制AVS電源130去調(diào)節(jié)VDD。N個(gè)延時(shí)元件是串聯(lián)連接的，每個(gè)元件都有一個(gè)由VDD值測(cè)定的延時(shí)(D)，這樣施加到首個(gè)延時(shí)元件上的輸入端的時(shí)鐘脈沖通過N個(gè)延時(shí)元件傳送。與N個(gè)延時(shí)元件相關(guān)聯(lián)的電源調(diào)節(jié)電路可以調(diào)節(jié)VDD，并且可以用來(lái)(i)監(jiān)測(cè)至少一個(gè)K延時(shí)元件和一個(gè)K+1延時(shí)元件的輸出，(ii)測(cè)定時(shí)鐘脈沖已經(jīng)到達(dá)K延時(shí)元件的輸出端，但還沒有到達(dá)K+1延時(shí)元件的輸出端，以及(iii)產(chǎn)生一個(gè)可以調(diào)節(jié)VDD如何響應(yīng)的控制信號(hào)。
圖2更為詳細(xì)地說明根據(jù)本發(fā)明的典型實(shí)施例的AVS松弛時(shí)間檢測(cè)器125。AVS松弛時(shí)間檢測(cè)器125由N個(gè)順次排列的延時(shí)元件201組成，包括典型的延時(shí)元件201A，201B，201C和201D，反相器205，狀態(tài)寄存器210，譯碼器215，以及數(shù)字濾波器220。狀態(tài)寄存器210還包括雙穩(wěn)定觸發(fā)器(FF)211以及雙穩(wěn)定觸發(fā)器(FF)212。譯碼器215包括反相器216。
在REGCLK時(shí)鐘信號(hào)的脈沖上升邊將通過N個(gè)序列延時(shí)元件201鏈中的每個(gè)延時(shí)元件連續(xù)傳送。N個(gè)延時(shí)元件201是相同的元件，用與作為DSP/CPU系統(tǒng)120的門電路相同的工藝制成。這樣，在N個(gè)延時(shí)元件鏈中的每個(gè)延時(shí)元件的輸入(I)和其輸出(O)端之間都有一個(gè)可變的傳輸延時(shí)D，在實(shí)質(zhì)上與所有其它N個(gè)延時(shí)元件201的可變傳輸延時(shí)D相等。傳輸延時(shí)據(jù)稱可以變動(dòng)，因?yàn)殡娫吹碾娖絍DD會(huì)影響傳輸延時(shí)D。當(dāng)VDD增加時(shí)，每個(gè)延時(shí)元件201的傳輸延時(shí)D會(huì)降低。當(dāng)VDD降低時(shí)，每個(gè)延時(shí)元件201的傳輸延時(shí)D會(huì)提高。
這樣，對(duì)于一個(gè)給定的VDD值，從第一個(gè)延時(shí)元件(也就是延時(shí)元件201A)的輸入端到K個(gè)延時(shí)元件(也就是延時(shí)元件201C)輸出端的組合傳輸延遲為K·D(也就是K乘以D)。典型的延時(shí)元件201A，201B，201C和201D將順次由其對(duì)應(yīng)的延時(shí)D1，D2，D(K)以及D(K+1)所標(biāo)記。從首個(gè)延時(shí)元件輸入到K延時(shí)元件輸出的組合傳輸延時(shí)，KxD，被用來(lái)模擬通過DSP/CPU系統(tǒng)120的最長(zhǎng)的傳輸延時(shí)，包括傳輸延時(shí)的安全余量M，在a≠1時(shí)通過一個(gè)適當(dāng)?shù)南禂?shù)進(jìn)行換標(biāo)。例如，如果通過DSP/CPU系統(tǒng)120的最長(zhǎng)的傳輸延時(shí)小于或等于6D(也就是6個(gè)傳輸延時(shí))，那么K值可以被設(shè)定為8，以使K延時(shí)元件的輸出代表8個(gè)傳輸延時(shí)(8D)，安全余量M為兩個(gè)傳輸延時(shí)。在另一個(gè)實(shí)施例中，K值可以被設(shè)定為7，以使K延時(shí)元件的輸出表示7個(gè)傳輸延時(shí)(7D)，安全余量M為一個(gè)傳輸延時(shí)。在再一個(gè)實(shí)施例中，K值可以被設(shè)定為9，以使K延時(shí)元件的輸出表示9個(gè)傳輸延時(shí)(9D)，安全余量M為3個(gè)傳輸延時(shí)。
如果VDD值增大，通過DSP/CPU系統(tǒng)120的最長(zhǎng)的傳輸延時(shí)減小，如果VDD值減小，通過DSP/CPU系統(tǒng)120的最長(zhǎng)的傳輸延時(shí)將增大。但是，因?yàn)檠訒r(shí)元件201是通過相同的工藝作為DSP/CPU系統(tǒng)120中的門電路而制造的，在K延時(shí)元件(也就是延時(shí)元件201C)的輸出端的組合延時(shí)K·D將按比例而變，從而跟蹤通過DSP/CPU系統(tǒng)120的最長(zhǎng)傳輸延時(shí)。AVS松弛時(shí)間檢測(cè)器125的目的是為了控制VDD的電平，使得在延時(shí)元件201A輸入端被接收，接收到的REGCLK時(shí)鐘信號(hào)的上升邊傳輸?shù)終延時(shí)元件(也就是延時(shí)元件201C)的輸出端。但在到REGCLK時(shí)鐘信號(hào)接收到下降邊時(shí)，還不能傳輸?shù)終+1延時(shí)元件的輸出端。如果上升邊傳輸?shù)終+1延時(shí)元件(也就是延時(shí)元件201D)或更遠(yuǎn)的輸出端，那么VDD對(duì)于REGCLK時(shí)鐘信號(hào)的目前時(shí)鐘速度來(lái)說是太大了，電能將被浪費(fèi)。如果上升邊沒有盡可能地傳輸K延時(shí)元件(也就是延時(shí)元件201C)的輸出端，那么VDD對(duì)于REGCLK時(shí)鐘信號(hào)的目前時(shí)鐘速度來(lái)說是太低了，于是由于通過DSP/CPU系統(tǒng)120的傳輸延時(shí)最長(zhǎng)，將會(huì)產(chǎn)生錯(cuò)誤。
圖3是一時(shí)序圖，說明根據(jù)圖2中表示的典型實(shí)施例的AVS松弛時(shí)間檢測(cè)器125工作的時(shí)序圖。如圖表示了一個(gè)解釋性的時(shí)鐘脈沖。最初，REGCLK時(shí)鐘信號(hào)為低電平(邏輯0)。反相器205將REGCLK時(shí)鐘信號(hào)反相，生成REGCLK*時(shí)鐘信號(hào)，此信號(hào)將被加到N個(gè)延時(shí)元件201的每個(gè)元件的復(fù)位(R)輸入端。初始，REGCLK*時(shí)鐘信號(hào)為高電平(邏輯1)，迫使每個(gè)延時(shí)元件201的輸出端(O)為邏輯0。
當(dāng)REGCLK時(shí)鐘信號(hào)為邏輯1(也就是時(shí)鐘脈沖的上升邊)，REGCLK*時(shí)鐘信號(hào)為邏輯0，從而從所有延時(shí)元件201消除復(fù)位(R)信號(hào)。在第一次傳輸延時(shí)D1以后，延時(shí)元件201A的輸出端，標(biāo)為端口1，為邏輯1(如虛線所示)。在第二次傳輸延時(shí)D2以后，延時(shí)元件201B的輸出端，標(biāo)為端口2，為邏輯1。時(shí)鐘脈沖的上升邊就這樣通過N個(gè)延時(shí)元件201鏈持續(xù)傳輸。
在K次傳輸延時(shí)D(K)以后，延時(shí)元件201C的輸出信號(hào)，標(biāo)為端口K，為邏輯1(如虛線所示)。
在K+1次傳輸延時(shí)D(K+1)以后，延時(shí)元件201D的輸出端，標(biāo)為端口K+1，正常情況為邏輯1。但是，REGCLK時(shí)鐘信號(hào)的下降邊在K+1傳輸延時(shí)結(jié)束之前就已產(chǎn)生。REGCLK時(shí)鐘信號(hào)的下降邊引起REGCLK*時(shí)鐘信號(hào)成為邏輯1(也就是上升邊)，因此將復(fù)位(R)信號(hào)施加到所有的N個(gè)延時(shí)元件201上，將所有的N個(gè)延時(shí)元件201的輸出(O)重新復(fù)位為邏輯0。
狀態(tài)寄存器210中的雙穩(wěn)態(tài)觸發(fā)器(FF)211監(jiān)控著延時(shí)元件201C(也就是端口K)的輸出端，狀態(tài)寄存器210中的雙穩(wěn)態(tài)觸發(fā)器(FF)212監(jiān)控著延時(shí)元件201D(也就是端口K+1)的輸出端。REGCLK*時(shí)鐘信號(hào)的上升邊導(dǎo)致FF211和FF212在輸出信號(hào)復(fù)位前，讀出延時(shí)元件201C和201D的輸出信號(hào)值。這樣，延時(shí)元件201C和201D的輸出狀態(tài)，稱為“狀態(tài)(A，B)”，在REGCLK時(shí)鐘信號(hào)的每次下降邊(也就是REGCLK*時(shí)鐘信號(hào)的上升邊)上讀出。
在最佳條件下，REGCLK時(shí)鐘信號(hào)的上升邊只能盡可能遠(yuǎn)地傳送到K延時(shí)元件(也就是延時(shí)元件201C)的輸出端。這樣，在最佳條件下，A＝1，B＝0，狀態(tài)(A，B)＝10。如果VDD太低，REGCLK時(shí)鐘信號(hào)的上升邊不能傳送到K延時(shí)元件的輸出端，則狀態(tài)(A，B)＝00。如果VDD太高，REGCLK時(shí)鐘信號(hào)的上升邊至少可以傳送到K+1延時(shí)元件的輸出端，則狀態(tài)(A，B)＝11。
譯碼器215讀出狀態(tài)(A，B)的值，產(chǎn)生控制信號(hào)“UP”(上升)，增大VDD；或者，控制信號(hào)“DOWN”(下降)，減小VDD。在最佳條件下，狀態(tài)(A，B)＝10，這樣UP＝0，DOWN＝0，VDD不會(huì)變化。如果VDD太低，狀態(tài)(A，B)＝00，這樣UP＝1，DOWN＝0，VDD將增大。如果VDD太高，狀態(tài)(A，B)＝11，這樣UP＝0，DOWN＝1，VDD將減小。
根據(jù)一典型的實(shí)施例，與K延時(shí)元件輸出信號(hào)對(duì)應(yīng)的值A(chǔ)代表原始信號(hào)STEADY IN(穩(wěn)定信號(hào)輸入)。STEADY IN信號(hào)可以在0和1之間傳送，直到VDD的值被調(diào)節(jié)到穩(wěn)定狀態(tài)。數(shù)字濾波器220接收STEADY IN信號(hào)，在將STEADY(穩(wěn)定)信號(hào)輸出設(shè)定在邏輯1之前，確定何時(shí)STEADY IN已經(jīng)成為穩(wěn)定的邏輯1上，借此啟動(dòng)AVS時(shí)鐘發(fā)生器115。例如，數(shù)字濾波器220可以作為一個(gè)計(jì)數(shù)器，在STEADY信號(hào)設(shè)為邏輯1之前，對(duì)10個(gè)連續(xù)STEADYIN＝1的值進(jìn)行計(jì)數(shù)。如果在計(jì)數(shù)到10之前，STEADY IN已切換到邏輯0，計(jì)數(shù)器將復(fù)位為零，計(jì)數(shù)從頭開始。
圖4A表示根據(jù)本發(fā)明第一個(gè)典型實(shí)施例的典型的延時(shí)元件201，該延時(shí)元件201包括反相器401和或非門402。當(dāng)復(fù)位信號(hào)(R)為邏輯1時(shí)，迫使或非門402的輸出(O)為邏輯0，而與輸入(I)無(wú)關(guān)。當(dāng)復(fù)位信號(hào)(R)為邏輯0時(shí)，輸入信號(hào)I可到達(dá)或非門402的輸出端(O)。這樣，如果(R)＝0，在延時(shí)元件201的輸入信號(hào)(I)的上升邊由反相器401反相并由或非門401再次反相，這樣，在總延時(shí)等于反相器401和或非門402的總傳輸延時(shí)后，在延時(shí)元件201的輸出端(O)處出現(xiàn)上升邊。
圖4B表示根據(jù)本發(fā)明第二個(gè)典型實(shí)施例的延時(shí)元件201，該延時(shí)元件201由或非門402和奇數(shù)個(gè)反相器401組成，包括典型的反相器401A和401B，以及或非門402。當(dāng)復(fù)位信號(hào)(R)為邏輯1時(shí)，或非門402的輸出端判為邏輯0，與輸入(I)無(wú)關(guān)。當(dāng)復(fù)位信號(hào)(R)為邏輯0時(shí)，輸入信號(hào)I可以到達(dá)或非門402的輸出端(O)。這樣，如果(R)＝0，在延時(shí)元件201上的輸入信號(hào)I的上升邊被反相器401A和401B反相了奇數(shù)次，最后由或非門再反相一次。這樣，發(fā)生了偶數(shù)次反相，且在總延時(shí)等于或非門402和所有反相器401A到401B的總傳輸延時(shí)后，在延時(shí)元件201的輸出(O)出現(xiàn)上升邊。這樣，延時(shí)元件201的總延時(shí)可以用改變延時(shí)元件201中的反相器的數(shù)量來(lái)控制。熟悉本專業(yè)的技術(shù)人員也會(huì)認(rèn)識(shí)到，只要有反相功能的其它類型門電路都可以代替這里的反相器401。一般來(lái)說，可使用任何能接收輸入信號(hào)I并產(chǎn)生反向輸出I*的門電路。
圖5更詳細(xì)地說明根據(jù)本發(fā)明的另一個(gè)實(shí)施例的AVS松弛時(shí)間檢測(cè)器125。在圖2中說明的AVS松弛時(shí)間檢測(cè)器125的第一個(gè)實(shí)施例生成兩個(gè)控制信號(hào)，名為UP和DOWN，它們可以用相對(duì)粗糙的增幅或減幅來(lái)調(diào)節(jié)VDD的電平。按照?qǐng)D5中表示的實(shí)施例，AVS松弛時(shí)間檢測(cè)器125生成多個(gè)控制信號(hào)，它們可以用來(lái)通過相對(duì)較小或較大的幅度來(lái)使VDD的電平增加或減少。
圖5中的AVS松弛時(shí)間檢測(cè)器125在很多方面與圖2中表示的AVS松弛時(shí)間檢測(cè)器125是相同的。主要不同是在受到監(jiān)控的延時(shí)元件201的輸出的數(shù)量上。圖2中表示的AVS松弛時(shí)間檢測(cè)器125只監(jiān)控兩個(gè)延時(shí)元件201輸出(也就是K和K+1)。圖5中的AVS松弛時(shí)間檢測(cè)器125監(jiān)控多于兩個(gè)延時(shí)元件201的輸出。在圖5中，狀態(tài)寄存器210監(jiān)控著端口R到端口R+P的輸出，代表總共P+1延時(shí)元件201的輸出。
考慮一個(gè)典型實(shí)施例，該實(shí)施例中，在通過DSP/CPU系統(tǒng)120的最長(zhǎng)傳輸延時(shí)小于或等于6D(也就是6個(gè)傳輸延時(shí))。如果安全余量M為一個(gè)傳輸延時(shí)，P等于3，那么端口R為第7個(gè)延時(shí)元件的輸出端，端口R+1為第8個(gè)延時(shí)元件的輸出端，端口R+2為第9個(gè)延時(shí)元件的輸出端，端口R+3為第10個(gè)延時(shí)元件的輸出端。這4個(gè)延時(shí)元件輸出分別代表K-1延時(shí)元件、K延時(shí)元件、K+1延時(shí)元件以及K+2延時(shí)元件的輸出。
而且，AVS松弛時(shí)間檢測(cè)器125的任務(wù)是控制VDD的電平，以便在延時(shí)元件201A的輸入端上接收到的REGCLK時(shí)鐘信號(hào)的上升邊傳輸?shù)終延時(shí)元件(端口R+1)的輸出端，但在接受到REGCLK時(shí)鐘信號(hào)的下降邊之前，傳輸不到K+1延時(shí)元件(端口R+2)的輸出端。這樣，在最佳條件下，狀態(tài)(K-1，K，K+1，K+2)值＝1100。但是，和在圖2中的情況不同，圖5中的譯碼器215可以按照狀態(tài)(K-1，K，K+1，K+2)值，生成多個(gè)具有不同增量等級(jí)和減量等級(jí)的VDD控制信號(hào)。
例如，如果狀態(tài)(K-1，K，K+1，K+2)值為0000，那么譯碼器215可以生成一個(gè)LARGEUP控制信號(hào)，此信號(hào)以相對(duì)較大的增量級(jí)(例如+0.1伏特)提高VDD?？梢愿鼮檠杆俚丶m正VDD大的差誤。如果狀態(tài)(K-1，K，K+1，K+2)值為1000，那么譯碼器215可以生成一個(gè)SMALLUP控制信號(hào)，此信號(hào)以相對(duì)較小的增量級(jí)(例如+0.01伏特級(jí)長(zhǎng))提高VDD。這樣，以較小的增量來(lái)提高VDD對(duì)小誤差的矯枉過正。
例如，如果狀態(tài)(K-1，K，K+1，K+2)值為1111，那么譯碼器215可以生成一個(gè)LARGEDOWN控制信號(hào)，此信號(hào)以相對(duì)較大的增量級(jí)(例如-0.1伏特)降低VDD?？梢愿鼮檠杆俚丶m正VDD大的差誤。如果狀態(tài)(K-1，K，K+1，K+2)值為1110，那么譯碼器215可以生成一個(gè)SMALL DOWN控制信號(hào)，此信號(hào)以相對(duì)較小的增量級(jí)(例如-0.01伏特)降低VDD。這樣，以較小的增量來(lái)降低VDD，對(duì)小的誤差不致引起影響。
通過本發(fā)明的另一種實(shí)施例，例如，狀態(tài)寄存器210可以監(jiān)控6個(gè)延時(shí)元件201輸出，因此可以為VDD電平提供更多的粗調(diào)和微調(diào)。例如，在最佳條件下，狀態(tài)(K-2，K-1，K，K+1，K+2，K+3)值＝111000。如果狀態(tài)(K-2，K-1，K，K+1，K+2，K+3)值＝000000，100000，或者110000，那么譯碼器215可以分別生成LARGE UP，MEDIUM UP或SMALL UP控制信號(hào)。如果狀態(tài)(K-2，K-1，K，K+1，K+2，K+3)值＝111111，111110，或者111100，那么譯碼器215可以分別生成LARGE DOWN，MEDIUM DOWN或SMALL DOWN控制信號(hào)。
在前面的實(shí)施例中，AVS松弛時(shí)間檢測(cè)器125的工作是用兩個(gè)觸發(fā)器事件來(lái)介紹的，即首次產(chǎn)生的REGCLK時(shí)鐘信號(hào)的上升邊和隨后的REGCLK時(shí)鐘信號(hào)的下降邊，它們被用來(lái)進(jìn)行松弛時(shí)間的監(jiān)測(cè)和控制VDD的電平。但是，這僅僅是為了說明，不應(yīng)被引證來(lái)限制本發(fā)明的范圍。那些專業(yè)人士將認(rèn)識(shí)到AVS松弛時(shí)間檢測(cè)器125可以很容易地重新配置，以便首次產(chǎn)生的REGCLK時(shí)鐘信號(hào)的下降邊和隨后的REGCLK時(shí)鐘信號(hào)的上升邊可以被用來(lái)作為觸發(fā)器事件，以監(jiān)測(cè)松弛時(shí)間，并控制VDD的電平。
圖6表示了流程圖600，此圖按照本發(fā)明的典型實(shí)施例，說明了AVS松弛時(shí)間檢測(cè)器125在數(shù)字處理系統(tǒng)100中的運(yùn)轉(zhuǎn)過程。首先，DSP/CPU系統(tǒng)120設(shè)定FREQUENCY CONTROL(頻率控制)信號(hào)值，以建立一個(gè)新的標(biāo)稱時(shí)鐘工作速度(例如50MHz)(處理步驟605)。接著，AVS松弛時(shí)間檢測(cè)器125監(jiān)測(cè)REGCLK信號(hào)，并確定松弛時(shí)間量，(如果有的話)。按照上面的解釋，松弛時(shí)間是DSP/CPU系統(tǒng)120中的最長(zhǎng)的傳輸延時(shí)和REGCLK時(shí)鐘信號(hào)的脈沖寬度(處理級(jí)610)之間的差值。DSP/CPU系統(tǒng)120中最長(zhǎng)的傳輸延時(shí)是由在K延時(shí)元件201的輸出端的總延時(shí)KxD表示，REGCLK時(shí)鐘信號(hào)的脈沖寬度是REGCLK時(shí)鐘信號(hào)是在一個(gè)上升時(shí)鐘脈沖邊和接下去一個(gè)下降時(shí)鐘脈沖邊之間的時(shí)間長(zhǎng)度。也可認(rèn)為，REGCLK時(shí)鐘信號(hào)的脈沖寬度可以是REGCLK時(shí)鐘信號(hào)在下降時(shí)鐘脈沖邊和接下去一個(gè)上升時(shí)鐘脈沖邊之間的時(shí)間長(zhǎng)度。如果松弛時(shí)間太長(zhǎng)，VDD減小(處理步驟615和620)。如果松弛時(shí)間太短，VDD增加(處理步驟625和630)。否則，AVS松弛時(shí)間檢測(cè)器125持續(xù)監(jiān)測(cè)REGCLK信號(hào)，確定松弛時(shí)間的大小，(如果有的話)(處理步驟610)。
雖然本發(fā)明已被詳細(xì)介紹，本專業(yè)技術(shù)人員應(yīng)了解他們可以在不脫離本發(fā)明的原質(zhì)和范圍內(nèi)，進(jìn)行各種修改，取代以及更換。
權(quán)利要求
1.一種用于調(diào)節(jié)具有各種工作頻率的數(shù)字處理部件的電源電平(VDD)的控制電路，其特征在于上述的控制電路包括串聯(lián)連接的N個(gè)延時(shí)元件，此N個(gè)延時(shí)元件的每個(gè)元件具有由供電電平(VDD)值測(cè)定的延時(shí)D，使得加到首個(gè)延時(shí)元件輸出端的時(shí)鐘脈沖邊可以通過上述的N個(gè)延時(shí)元件順次得以傳輸，并且，電源調(diào)節(jié)電路可以調(diào)節(jié)VDD，上述的電源調(diào)節(jié)電路可用來(lái)(i)監(jiān)測(cè)至少K延時(shí)元件和K+1延時(shí)元件的輸出，(ii)測(cè)定上述的時(shí)鐘脈沖邊已經(jīng)到達(dá)上述的K延時(shí)元件的輸出端，但還沒有到達(dá)所說的K+1延時(shí)元件的輸出端，以及(iii)產(chǎn)生一個(gè)可以調(diào)節(jié)VDD的控制信號(hào)。
2.按權(quán)利要求1所述的用于調(diào)節(jié)電源電平的控制電路，其特征在于所述的電源調(diào)節(jié)電路確定所述的時(shí)鐘脈沖邊在下一個(gè)時(shí)鐘脈沖邊被加到所述的延時(shí)元件輸入端時(shí)，已經(jīng)到達(dá)所述的K延時(shí)元件輸出端，但還沒有到達(dá)所述的K+1延時(shí)元件輸出端。
3.按權(quán)利要求2中所述的用于調(diào)節(jié)電源電平的控制電路，其特征在于從所述的首個(gè)延時(shí)元件輸入到所述的K延時(shí)元件輸出的總的延時(shí)大于以常數(shù)標(biāo)定的所述的數(shù)字處理部件的最大延時(shí)。
4.按權(quán)利要求2所述的用于調(diào)節(jié)電源電平的控制電路，其特征在于所述的電源調(diào)節(jié)電路在所述的時(shí)鐘脈沖邊還沒有到達(dá)所述的K延時(shí)元件輸出端時(shí)，提高供電電平(VDD)。
5.按權(quán)利要求2所述的用于調(diào)節(jié)電源電平的控制電路，其特征在于所述的電源調(diào)節(jié)電路在所述的時(shí)鐘脈沖邊已經(jīng)到達(dá)所述的K+1延時(shí)元件輸出端時(shí)，降低供電電平(VDD)。
6.按權(quán)利要求2所述的用于調(diào)節(jié)電源電平的控制電路，其特征在于所述的電源調(diào)節(jié)電路可以進(jìn)一步地用于監(jiān)測(cè)至少一個(gè)K-1延時(shí)元件，所述的K延時(shí)元件，所述的K+1延時(shí)元件以及一個(gè)K+2延時(shí)元件的輸出信號(hào)。
7.按權(quán)利要求6所述的用于調(diào)節(jié)電源電平的控制電路，其特征在于所述的電源調(diào)節(jié)電路，可以進(jìn)一步地用于確定所述的時(shí)鐘脈沖邊已經(jīng)到達(dá)所述的K-1延時(shí)元件和所述的K延時(shí)元件的輸出端，還沒有到達(dá)所述的K+1延時(shí)元件的輸出端。
8.按權(quán)利要求7所述的用于調(diào)節(jié)電源電平的控制電路，其特征在于所述的電源調(diào)節(jié)電路在所述的時(shí)鐘脈沖邊還沒有到達(dá)所述的K-1延時(shí)元件輸出端時(shí)，以相對(duì)大的增量提高供電電平(VDD)。
9.按權(quán)利要求8所述的用于調(diào)節(jié)電源電平的控制電路，其特征在于所述的電源調(diào)節(jié)電路在所述的時(shí)鐘脈沖邊已經(jīng)到達(dá)所述的K-1延時(shí)元件輸出端，但還沒有到達(dá)所述的K延時(shí)元件輸出端時(shí)，以相對(duì)小的增量提高供電電平(VDD)。
10.按權(quán)利要求7所述的用于調(diào)節(jié)電源電平的控制電路，其特征在于所述的電源調(diào)節(jié)電路在所述的時(shí)鐘脈沖邊已經(jīng)到達(dá)所述的K+1延時(shí)元件和所述的K+2延時(shí)元件輸出端時(shí)，以相對(duì)大的減量降低供電電平(VDD)。
11.按權(quán)利要求10所述的用于調(diào)節(jié)電源電平的控制電路，其特征在于所述的電源調(diào)節(jié)電路在所述的時(shí)鐘脈沖邊已經(jīng)到達(dá)所述的K+1延時(shí)元件輸出端，但還沒有到達(dá)所述的K+2延時(shí)元件輸出端時(shí)，以相對(duì)小的減量降低供電電平(VDD)。
12.一種用于調(diào)節(jié)具有可變工作頻率的數(shù)字處理部件的電源電平(VDD)的控制電路的工作方法，控制電路工作方法的特征在于包括以下步驟向串聯(lián)的N個(gè)延時(shí)元件的第一個(gè)延時(shí)元件的輸入端加一時(shí)鐘脈沖、所述的由供電電平(VDD)值測(cè)定的具有延時(shí)D的N個(gè)延時(shí)元件的每一個(gè)延時(shí)元件是串聯(lián)的，所述的所加的時(shí)鐘脈沖邊通過所述的N個(gè)延時(shí)元件順次傳輸；監(jiān)測(cè)至少一個(gè)K延時(shí)元件和一個(gè)K+1延時(shí)元件的輸出信號(hào)；確定所述的時(shí)鐘脈沖邊已經(jīng)到達(dá)所述的K延時(shí)元件的輸出端，且還沒有到達(dá)所述的K+1延時(shí)元件的輸出端；以及生成一個(gè)能夠調(diào)節(jié)VDD的控制信號(hào)。
13.按權(quán)利要求12中所述的用于操作調(diào)節(jié)電源電平VDD的控制電路的方法，其特征在于進(jìn)一步包括確定當(dāng)下一個(gè)順序時(shí)鐘脈沖加到所述的第一個(gè)延時(shí)元件輸入端時(shí)，所述時(shí)鐘脈沖邊已經(jīng)到達(dá)所述的K延時(shí)元件輸出端，且還沒有達(dá)到所述的K+1延時(shí)元件輸出端的步驟。
14.按權(quán)利要求13中所述的用于操作調(diào)節(jié)電源電平VDD的控制電路的方法，其特征是從所述的第一個(gè)延時(shí)元件輸入到所述的K延時(shí)元件輸出為止總的延時(shí)大于由常數(shù)標(biāo)定的所述的數(shù)字處理部件的最大延時(shí)。
15.按權(quán)利要求13所述的用于操作調(diào)節(jié)電源電平VDD的控制電路的方法，其特征在于進(jìn)一步包括在所述的時(shí)鐘脈沖邊還沒有到達(dá)所述的K延時(shí)元件輸出端時(shí)，提高VDD的步驟。
16.按權(quán)利要求13所述的用于操作調(diào)節(jié)電源電平VDD的控制電路的方法，其特征在于進(jìn)一步包括在所述的時(shí)鐘脈沖邊已經(jīng)到達(dá)所述的K+1延時(shí)元件輸出端時(shí)，降低VDD的步驟。
17.按權(quán)利要求13所述的用于操作調(diào)節(jié)電源電平VDD的控制電路的方法，其特征在于進(jìn)一步包括監(jiān)測(cè)至少一個(gè)K-1延時(shí)元件、所述的K延時(shí)元件、所述的K+1延時(shí)元件以及一個(gè)K+2延時(shí)元件的輸出信號(hào)的步驟。
18.按權(quán)利要求17所述的用于操作調(diào)節(jié)電源電平VDD的控制電路的方法，其特征在于進(jìn)一步包括所述的時(shí)鐘脈沖邊已經(jīng)到達(dá)所述的K-1延時(shí)元件和所述的K延時(shí)元件輸出端，但沒有到達(dá)所述的K+1延時(shí)元件輸出端的確定步驟。
19.按權(quán)利要求18所述的用于操作調(diào)節(jié)電源電平VDD的控制電路的方法，其特征在于進(jìn)一步包括在所述的時(shí)鐘脈沖邊還沒有到達(dá)所述的K-1延時(shí)元件輸出端時(shí)以相對(duì)較大的增量值提高VDD的步驟。
20.按權(quán)利要求19所述的用于操作調(diào)節(jié)電源電平VDD的控制電路的方法，其特征在于進(jìn)一步包括在所述的時(shí)鐘脈沖邊已經(jīng)到達(dá)所述的K-1延時(shí)元件輸出端，但還沒有到達(dá)所述的K延時(shí)元件輸出端時(shí)，以相對(duì)較小的增量值提高VDD的步驟。
21.按權(quán)利要求18所述的用于操作調(diào)節(jié)電源電平VDD的控制電路的方法，其特征在于進(jìn)一步包括在所述的時(shí)鐘脈沖邊已經(jīng)到達(dá)所述的K+1延時(shí)元件以及所述的K+2延時(shí)元件輸出端時(shí)，以相對(duì)較大的減量值降低VDD的步驟。
22.按權(quán)利要求21所述的用于操作調(diào)節(jié)電源電平VDD的控制電路的方法，其特征在于進(jìn)一步包括在所述的時(shí)鐘脈沖邊已經(jīng)到達(dá)所述的K+1延時(shí)元件輸出端，但還沒有到達(dá)所述的K+2延時(shí)元件輸出端時(shí)，以相對(duì)較小的減量值降低VDD的步驟。
23.一種數(shù)字電路，其特征在于包括一個(gè)能夠在不同的時(shí)鐘頻率下工作的數(shù)字處理部件；一個(gè)可以調(diào)節(jié)的能夠向所述的數(shù)字處理部件提供可變時(shí)鐘頻率的時(shí)鐘脈沖源；一個(gè)可以調(diào)節(jié)的能夠向所述的數(shù)字處理部件提供可變電源電平VDD的電源；以及用于調(diào)節(jié)VDD的控制電路，該控制電路包括有N個(gè)串聯(lián)連接的延時(shí)元件，每個(gè)所述的N個(gè)延時(shí)元件具有一個(gè)由VDD值測(cè)定的延時(shí)D，使得加到首個(gè)延時(shí)元件的輸出端的時(shí)鐘脈沖邊會(huì)通過所述的N個(gè)延時(shí)元件相繼傳輸；以及有可以調(diào)節(jié)VDD的電源調(diào)節(jié)電路，所述的電源調(diào)節(jié)電路可以(i)監(jiān)測(cè)至少K延時(shí)元件和K+1延時(shí)元件的輸出，(ii)測(cè)定上述的時(shí)鐘脈沖邊已經(jīng)到達(dá)上述的K延時(shí)元件的輸出端，但還沒有到達(dá)所說的K+1延時(shí)元件的輸出端，以及(iii)產(chǎn)生一個(gè)可以調(diào)節(jié)VDD的控制信號(hào)。
24.按權(quán)利要求23中所述的數(shù)字電路，其特征在于所述的電源調(diào)節(jié)電路，確定當(dāng)下一個(gè)順序時(shí)鐘脈沖加到所述的第一個(gè)延時(shí)元件輸入端時(shí)，所述的時(shí)鐘脈沖邊已經(jīng)到達(dá)所述的K延時(shí)元件的輸出，，但還沒有到達(dá)所述的K+1延時(shí)元件的輸出端。
25.按權(quán)利要求24所述的數(shù)字電路，其特征在于所述的第一個(gè)延時(shí)元件輸入到所述的K延時(shí)元件輸出的總的延時(shí)，大于數(shù)字處理部件的最大延時(shí)。
26.按權(quán)利要求24所述的數(shù)字電路，其特征在于所述的電源調(diào)節(jié)電路在所述的時(shí)鐘脈沖邊還沒有到達(dá)所述的K延時(shí)元件輸出端時(shí)，提高VDD。
27.按權(quán)利要求24所述的數(shù)字電路，其特征在于所述的電源調(diào)節(jié)電路在所述的時(shí)鐘脈沖邊已經(jīng)到達(dá)所述的K+1延時(shí)元件輸出端時(shí)，降低VDD。
28.按權(quán)利要求24所述的數(shù)字電路，其特征在于所述的電源調(diào)節(jié)電路能進(jìn)一步監(jiān)測(cè)至少一個(gè)K-1延時(shí)元件、所述的K延時(shí)元件、所述的K+1延時(shí)元件以及K+2延時(shí)元件的輸出信號(hào)。
29.按權(quán)利要求28所述的數(shù)字電路，其特征在于所述的電源調(diào)節(jié)電路能進(jìn)一步用來(lái)確定所述的時(shí)鐘脈沖邊已經(jīng)到達(dá)所述的K-1延時(shí)元件和所述的K延時(shí)元件輸出的輸出端，但還沒有到達(dá)所述的K+1延時(shí)元件輸出信號(hào)端。
30.按權(quán)利要求29所述的數(shù)字電路，其特征在于所述的電源調(diào)節(jié)電路在所述的時(shí)鐘脈沖邊還沒有到達(dá)所述的K-1延時(shí)元件輸出端時(shí)，以相對(duì)較大的增量來(lái)提高VDD。
31.按權(quán)利要求30所述的數(shù)字電路，其特征在于所述的電源調(diào)節(jié)電路在所述的時(shí)鐘脈沖邊已經(jīng)到達(dá)所述的K-1延時(shí)元件輸出端，但還沒有到達(dá)所述的K延時(shí)元件輸出端時(shí)，以相對(duì)較小的增量來(lái)提高VDD。
32.按權(quán)利要求29所述的數(shù)字電路，其特征在于所述的電源調(diào)節(jié)電路在所述的時(shí)鐘脈沖邊已經(jīng)到達(dá)所述的K+1延時(shí)元件以及所述的K+2延時(shí)元件輸出端時(shí)，以相對(duì)較大的減量來(lái)降低VDD。
33.按權(quán)利要求32所述的數(shù)字電路，其特征在于所述的電源調(diào)節(jié)電路在所述的時(shí)鐘脈沖邊已經(jīng)到達(dá)所述的K+1延時(shí)元件輸出端，但還沒有到達(dá)所述的K+2延時(shí)元件輸出端時(shí)，以相對(duì)較小的減量來(lái)降低VDD。
全文摘要
本發(fā)明公開了調(diào)節(jié)有可變工作頻率數(shù)字處理部件(100)的供電電平(VDD)的控制電路(125)。此控制電路(125)由N個(gè)延時(shí)元件(201)和電源功率調(diào)節(jié)電路(210、215、220)組成。N個(gè)延時(shí)元件(201)是通過串聯(lián)連接的。每個(gè)元件都有一個(gè)由VDD值測(cè)定的延時(shí)D。這樣施加到首個(gè)延時(shí)元件(201A)輸入端的時(shí)鐘脈沖會(huì)通過N個(gè)延時(shí)元件(201N)相繼傳送。電源功率調(diào)節(jié)電路(210、215、220)可以調(diào)節(jié)VDD，并且可以用來(lái)(i)監(jiān)測(cè)至少K延時(shí)元件(201)和K+1延時(shí)元件(201)的輸出，(ii)測(cè)定時(shí)鐘脈沖已經(jīng)到達(dá)K延時(shí)元件(201)的輸出，但還沒有到達(dá)K+1延時(shí)元件(201)的輸出，以及(iii)產(chǎn)生一個(gè)可以調(diào)節(jié)VDD響應(yīng)的控制信號(hào)。
文檔編號(hào)G06F1/26GK1643477SQ03806203
公開日2005年7月20日 申請(qǐng)日期2003年1月17日 優(yōu)先權(quán)日2002年1月19日
發(fā)明者德雷根·麥克斯莫維克, 桑迪普·德哈 申請(qǐng)人:國(guó)家半導(dǎo)體公司