專利名稱：一種高速串行數(shù)據(jù)轉(zhuǎn)并行數(shù)據(jù)的處理裝置的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及一種高速串行數(shù)據(jù)轉(zhuǎn)并行數(shù)據(jù)的處理裝置。
技術(shù)背景我們知道數(shù)字信號處理和接口中，經(jīng)常用到將串行的數(shù)據(jù)轉(zhuǎn)換為并行的數(shù)據(jù)。因為CPU一般都是以它的內(nèi)部運算器位數(shù)為基本數(shù)據(jù)單元的長度，比如我們常說的8位、16位、32位等。而實際上的數(shù)據(jù)往往來自一位一位的串行輸入，在低速率的情況下，可以采用I/O口直接讀取的方法，用軟件將一位一位的串行數(shù)據(jù)組合成一個字節(jié)，或CPU的一個字，一旦串行的數(shù)據(jù)足夠的快，它的周期和CPU的指令周期接近時，就無法使用軟件將串行的數(shù)據(jù)轉(zhuǎn)換為并行的數(shù)據(jù)。在普通的CPU的芯片中，一般采用同步串行口或異步通訊口，即SPI或UART接口，但在實際應(yīng)用中不可能完全滿足這樣的條件，就需要一種通用的裝置和方法，可以適合各種需要將串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)的場合。
實用新型內(nèi)容本實用新型的目的在于提供一種適合各種需要將串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)的場合的處理裝置。
本實用新型中將高速串行數(shù)據(jù)轉(zhuǎn)為并行數(shù)據(jù)的處理裝置包括數(shù)據(jù)移位及總線輸出裝置、同步時鐘發(fā)生裝置、數(shù)據(jù)采集裝置和記數(shù)控制裝置，其中數(shù)據(jù)移位及總線輸出裝置由移位寄存器和三態(tài)門緩沖器組成，該數(shù)據(jù)采集裝置，采集串行信號并完成串行信號的放大和整形，使之符合標(biāo)準(zhǔn)的接口電平，并將串行信號輸入給數(shù)據(jù)移位及總線輸出裝置；根據(jù)所用CPU系統(tǒng)所需要的字長(比如8Bit或16Bit或更多位)，由連接其上的記數(shù)控制裝置完成記數(shù)，也就是每采集8位(或16位)數(shù)據(jù)，數(shù)據(jù)移位及總線輸出裝置產(chǎn)生一次OUT_OE信號輸出，主CPU接到這個信號后，通過I/O口譯碼，產(chǎn)生READ_CE信號給數(shù)據(jù)移位及總線輸出裝置，其中的三態(tài)門被打開，數(shù)據(jù)被傳送到總線上，主CPU從數(shù)據(jù)總線上讀出數(shù)據(jù)；與記數(shù)控制裝置連接的同步時鐘發(fā)生裝置產(chǎn)生移位脈沖并保持和串行數(shù)據(jù)同步；讀指令完成后，自動清除OUT_OE信號，并使記數(shù)控制裝置重新開始記數(shù)，以進入下一個循環(huán)，從而完成高速串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)。
本實用新型這種串行數(shù)據(jù)到并行數(shù)據(jù)的轉(zhuǎn)換，絕大部分動作都是由硬件完成的，主CPU在這里僅僅只需幾條指令，這對于采用速度不高的CPU或資源有限時，是非常有意義的。
本實用新型的實現(xiàn)關(guān)鍵有以下2點1、選擇合理的系統(tǒng)時鐘信號，使其與被采集的數(shù)據(jù)同步。
2、完成對采集信號的記數(shù)，并輸出記數(shù)標(biāo)記等待主CPU的讀動作。
本實用新型中巧妙的讀動作，一舉兩得，既取走總線上的數(shù)據(jù)，又自動恢復(fù)下一個周期的記數(shù)。
這里的CIS_CLOCK的頻率是475KHz，大約2us，用一般CPU來處理這樣高速的數(shù)據(jù)是很難辦到的，而采用串行數(shù)據(jù)轉(zhuǎn)并行數(shù)據(jù)后，一方面是數(shù)據(jù)處理的需要，另一方面，把對CPU速度的要求，降低了16倍，這樣CPU的資源就可以更好的利用，所以這樣的裝置在信號處理和數(shù)據(jù)采集上具有通用性，可以被廣泛采用。


圖1為本實用新型的電路連接框圖；圖2為本實用新型可應(yīng)用的普通接觸式圖象傳感器的信號時序圖；圖3為本實用新型為嵌入式系統(tǒng)提供CIS掃描接口的電路連接圖；圖4為本實用新型為嵌入式系統(tǒng)提供CIS掃描接口的信號時序圖。
以下結(jié)合實施例對本實用新型進行詳細描述。
具體的實施方式本實用新型是這樣實現(xiàn)將高速串行數(shù)據(jù)轉(zhuǎn)為并行數(shù)據(jù)的(1)通過數(shù)據(jù)采集裝置采集串行信號，完成串行信號的放大和整形，使之符合標(biāo)準(zhǔn)的接口電平；(2)數(shù)據(jù)采集裝置將所述的串行信號輸入給數(shù)據(jù)移位及總線輸出裝置完成串行數(shù)據(jù)轉(zhuǎn)換并行數(shù)據(jù)。
首先根據(jù)所用CPU系統(tǒng)所需要的字長，比如8Bit或16Bit(或更多位)，由記數(shù)控制裝置完成記數(shù)，也就是每采集8位(或16位)數(shù)據(jù)移位，總線輸出裝置產(chǎn)生一次OUT_OE信號輸出，主CPU接到這個信號后，通過I/0口譯碼，產(chǎn)生READ_CE信號給數(shù)據(jù)移位及總線輸出裝置，數(shù)據(jù)移位及總線輸出裝置的三態(tài)門被打開，數(shù)據(jù)被傳送到總線上，主CPU從數(shù)據(jù)總線上讀出數(shù)據(jù)；同步時鐘發(fā)生裝置產(chǎn)生移位脈沖并保持和串行數(shù)據(jù)同步，讀指令完成后，自動清除OUT_OE信號，并使記數(shù)控制裝置重新開始記數(shù)，以進入下一個循環(huán)，從而完成串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)。
如圖1所示，本實用新型包括數(shù)據(jù)移位及總線輸出裝置1、同步時鐘發(fā)生裝置2、數(shù)據(jù)采集裝置3和記數(shù)控制裝置4。數(shù)據(jù)移位及總線輸出裝置1由移位寄存器和三態(tài)門緩沖器組成。數(shù)據(jù)采集裝置3，采集串行信號并完成串行信號的放大和整形，使之符合標(biāo)準(zhǔn)的接口電平，將串行信號輸入給數(shù)據(jù)移位及總線輸出裝置1；根據(jù)所用CPU系統(tǒng)所需要的字長，比如8Bit或16Bit(或更多位)，由連接其上的記數(shù)控制裝置4完成記數(shù)，也就是每采集8位(或16位)數(shù)據(jù)，數(shù)據(jù)移位及總線輸出裝置1產(chǎn)生一次OUT_0E信號輸出，主CPU接到這個信號后，通過I/O口譯碼，產(chǎn)生READ_CE信號給數(shù)據(jù)移位及總線輸出裝置1，其中的三態(tài)門被打開，數(shù)據(jù)被傳送到總線上，主CPU從數(shù)據(jù)總線上讀出數(shù)據(jù)；與記數(shù)控制裝置4連接的同步時鐘發(fā)生裝置2產(chǎn)生移位脈沖并保持和串行數(shù)據(jù)同步；讀指令完成后，自動清除OUT_OE信號，并使記數(shù)控制裝置4重新開始記數(shù)，以進入下一個循環(huán)，從而完成高速串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)。
以下以一種用在普通傳真機上的可掃描A4幅面的文稿，每毫米8個點，每行1728個點的接觸式圖象傳感器的接口為應(yīng)用實例，進一步闡述本實用新型。
先介紹一下普通接觸式圖象傳感器的工作原理，如圖2所示是它的信號時序圖。接觸式圖象傳感器是一種圖象掃描裝置，它通過光電的作用，把圖象信號轉(zhuǎn)換為二進制數(shù)字信號，它不僅有彩色和單色之分，還有很多種類型和尺寸。它由外部提供時鐘脈沖CIS_CLOCK，特征頻率500KHz和起始信號START，每行起始時發(fā)一次。圖象傳感器輸出信號如CIS_SIG所示。對于彩色文稿，CIS_SIG可能有不同的電平信號，我們在此僅以黑白文稿為例，所以CIS_SIG只會有高或低兩種電平信號。這里就需要設(shè)計一種數(shù)據(jù)處理接口，將CIS_SIG信號采集并轉(zhuǎn)換為表示這種圖象信號的數(shù)據(jù)。要求接口電路有3個基本功能1、給CIS部件提供輸入信號，如圖2所示，CIS_CLOCK和START。
2、把CIS部件輸出的信號CIS_SIG轉(zhuǎn)換成所需的信號電平。
3、把串行的CIS_SIG信號轉(zhuǎn)換為并行的數(shù)據(jù)。
如圖3所示，是一個M68000為內(nèi)核的嵌入式系統(tǒng)提供CIS掃描接口的電路實例。移位數(shù)據(jù)及總線輸出裝置1，由兩片8Bit三態(tài)移位寄存器74HC299組成，兩片串聯(lián)組成16位字長；同步時鐘發(fā)生裝置3，由4Bit計數(shù)器N6(74HC161)和“與”門組成，系統(tǒng)時鐘7.6MHz經(jīng)計數(shù)器N6作16次分頻產(chǎn)生475KHz的信號，經(jīng)N4A“與”邏輯后，得到占空比1∶3的CIS_CLOCK信號；記數(shù)控制裝置2由雙4Bit記數(shù)器N1(74HC393)和周邊邏輯電路組成，兩個單元組成0-16的記數(shù)；數(shù)據(jù)采集裝置5由運放N7A和兩級“非”門組成，N7A組成“射隨器”狀態(tài)，以提高信號的驅(qū)動能力，經(jīng)兩級“非”門整形后得到“0，1”的圖象數(shù)據(jù)信號；接口端子4給CIS掃描頭提供電源和信號引入連接；V1提供掃描光源的開關(guān)；CPU I/O接口6，除已經(jīng)介紹的信號外，主要還有D0-15接入數(shù)據(jù)總線，READ_CE I/O的口地址譯碼信號，CIS_INT提供給CPU的16位數(shù)據(jù)采集完成的信號(或理解為中斷請求)，CPU可以用中斷方式也可以用查詢方式來讀。信號時序由圖4所示。
工作過程當(dāng)開始進行CIS圖象掃描時，主CPU給出CLOCK_EN，由低變?yōu)楦?，同步時鐘發(fā)生裝置3的N6開始記數(shù)，由Q2、Q3分頻的信號經(jīng)N4A“與”后，得到占空比1∶3的CIS_CLOCK信號。主CPU給出START信號，保持時間大約一個CIS_CLOCK的時鐘周期，這個信號經(jīng)N4D和N5B后清除記數(shù)控制裝置2的計數(shù)器N1，使N1開始對CIS_CLOCK記數(shù)；同時CIS_CLOCK作為三態(tài)移位寄存器74HC299的移位脈沖傳送CIS_DATA數(shù)據(jù)，依次移位D0-D15，一旦記數(shù)到“16”，計數(shù)器N1的2QA輸出“高”經(jīng)“非”門后，輸出CIS_INT信號給N4B；CIS_CLOCK被“與”門屏蔽，暫停輸出CIS_CLOCK信號，CIS_INT信號作為記數(shù)16位的標(biāo)記或中斷請求給主CPU，主CPU根據(jù)CIS_INT信號產(chǎn)生READ_CE的I/O讀信號(“低”有效)；READ_CE信號兵分兩路，一路給三態(tài)移位寄存器74HC299的選通，一路給N4D，其結(jié)果導(dǎo)致兩個動作1.打開74HC299的三態(tài)門，把數(shù)據(jù)傳送到總線上；2.重新啟動記數(shù)控制裝置2的計數(shù)器N1恢復(fù)對CIS_CLOCK信號的記數(shù)，以開始下一個循環(huán)。這種CIS圖象掃描頭，每行1728個點，所以每行完成108次。
“與”門N4B是控制在CIS_INT產(chǎn)生時CIS_CLOCK被暫停，“與”門N4C是控制在READ_CE期間內(nèi)CIS_CLOCK被暫停。CIS_CLOCK從N4C輸出，一路給記數(shù)控制裝置2的計數(shù)器N1記數(shù)，一路給三態(tài)移位寄存器74HC299移位；同時CIS圖象傳感器在這個信號激勵下，輸出CIS_SIG圖象信號。
權(quán)利要求1.一種高速串行數(shù)據(jù)轉(zhuǎn)并行數(shù)據(jù)的處理裝置，其特征在于包括數(shù)據(jù)移位及總線輸出裝置、同步時鐘發(fā)生裝置、數(shù)據(jù)采集裝置和記數(shù)控制裝置，其中數(shù)據(jù)移位及總線輸出裝置由移位寄存器和三態(tài)門緩沖器組成，該數(shù)據(jù)采集裝置采集串行信號并完成串行信號的放大和整形，使之符合標(biāo)準(zhǔn)的接口電平，并將串行信號輸入給數(shù)據(jù)移位及總線輸出裝置；根據(jù)所用CPU系統(tǒng)所需要的字長，由連接其上的記數(shù)控制裝置完成記數(shù)，也就是每采集8位 或16位數(shù)據(jù)，數(shù)據(jù)移位及總線輸出裝置產(chǎn)生一次OUT_OE信號輸出，主CPU接到這個信號后，通過I/O口譯碼，產(chǎn)生READ_CE信號給數(shù)據(jù)移位及總線輸出裝置，其中的三態(tài)門被打開，數(shù)據(jù)被傳送到總線上，主CPU從數(shù)據(jù)總線上讀出數(shù)據(jù)；與記數(shù)控制裝置連接的同步時鐘發(fā)生裝置產(chǎn)生移位脈沖并保持和串行數(shù)據(jù)同步；讀指令完成后，自動清除OUT_OE信號，并使記數(shù)控制裝置重新開始記數(shù)，以進入下一個循環(huán)，從而完成高速串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)。
2.根據(jù)權(quán)利要求1所述的一種高速串行數(shù)據(jù)轉(zhuǎn)并行數(shù)據(jù)的處理裝置，其特征在于移位數(shù)據(jù)及總線輸出裝置由兩片8Bit三態(tài)移位寄存器74HC299組成，兩片串聯(lián)組成16位字長；同步時鐘發(fā)生裝置由4Bit計數(shù)器和“與”門組成，系統(tǒng)時鐘7.6MHz經(jīng)計數(shù)器作16次分頻產(chǎn)生475KHz的信號，經(jīng)N4A“與”邏輯后，得到占空比1∶3的CIS_CLOCK信號；記數(shù)控制裝置由雙4Bit記數(shù)器和周邊邏輯電路組成，兩個單元組成0-16的記數(shù)；數(shù)據(jù)采集裝置由運放N7A和兩級“非”門組成，N7A組成“射隨器”狀態(tài)，以提高信號的驅(qū)動能力，經(jīng)兩級“非”門整形后得到“0，1”的圖象數(shù)據(jù)信號；接口端子給CIS掃描頭提供電源和信號引入連接；V1提供掃描光源的開關(guān)；CPU I/O接口，主要有D0-15接入數(shù)據(jù)總線，READ_CE I/O的口地址譯碼信號，CIS_INT提供給CPU的16位數(shù)據(jù)采集完成的信號或理解為中斷請求。
3.根據(jù)權(quán)利要求2所述的一種高速串行數(shù)據(jù)轉(zhuǎn)并行數(shù)據(jù)的處理裝置，其特征在于所述的CPU可以用中斷方式也可以用查詢方式來讀。
專利摘要本實用新型通過數(shù)據(jù)采集裝置采集串行信號，完成信號的放大和整形，使之符合標(biāo)準(zhǔn)的接口電平，并將信號輸入給數(shù)據(jù)移位及總線輸出裝置，根據(jù)所用CPU系統(tǒng)所需要的字長，由記數(shù)控制裝置完成記數(shù)，每個字節(jié)數(shù)總線輸出裝置產(chǎn)生一次OUT_OE信號輸出，主CPU接到這個信號后，通過I/O口譯碼，產(chǎn)生READ_CE信號，三態(tài)門被打開，數(shù)據(jù)被傳送到總線上，主CPU從數(shù)據(jù)總線上讀出數(shù)據(jù)；同步時鐘發(fā)生裝置產(chǎn)生移位脈沖并保持和串行數(shù)據(jù)同步，讀指令完成后，自動清除OUT_OE信號，并使記數(shù)控制裝置重新記數(shù)，以進入下一循環(huán)，本實用新型既可以將高速串行數(shù)據(jù)轉(zhuǎn)為并行數(shù)據(jù)，又大大降低對CPU速度的要求，這樣CPU的資源就可以更好的利用，所以在信號處理和數(shù)據(jù)采集上具有通用性，可以被廣泛采用。
文檔編號G06F13/42GK2639950SQ03220140
公開日2004年9月8日 申請日期2003年2月26日 優(yōu)先權(quán)日2003年2月26日
發(fā)明者趙成武, 藍先春, 吳良琦 申請人:廈門華僑電子企業(yè)有限公司