專利名稱：一種改善打印機并行口干擾適應(yīng)性的方法及系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及計算機技術(shù)領(lǐng)域，尤其涉及一種提升打印機并行接口的實用性能的方法，及系統(tǒng)。
隨著PC主機軟硬件性能的高速發(fā)展，目前比較復(fù)雜的打印作業(yè)，如漢字激光打印和圖形圖象輸出應(yīng)用領(lǐng)域，幾乎全部或越來越多地采用傳輸數(shù)據(jù)量較大的光柵圖象壓縮方式，因而對打印機并行口的數(shù)據(jù)傳輸速率的要求越來越高。為了滿足數(shù)據(jù)傳輸速率方面的要求，人們往往不得不犧牲干擾防護方面的性能，因而對主機接口控制器的性能或接口電氣環(huán)境的要求隨之提高。另一方面，為了不過分降低干擾防護能力，目前多數(shù)產(chǎn)品設(shè)計中一般又不得不把數(shù)據(jù)傳輸速率限定在500K Byte/S之內(nèi)，因而對充分發(fā)揮高速激光打印機的性能很不利。
圖1所示的是一種典型的打印機并行接口抗干擾解決方案。xCtrol[3..0]表示打印機并行口的4條輸入控制線nInit，nSelectIn，nAutoFd，nStrobe，；XD[7..0]表示8條雙向數(shù)據(jù)線；xStatus[4..0]表示5條輸出狀態(tài)線Perror，nAck，Busy，nFault，Select。圖2a和圖2b是常規(guī)打印機并行接口常用的抗干擾電原理圖W為限幅保護二極管，Rup為邏輯上拉電阻，T為schmitt反相整形器。在實際電路設(shè)計中，一般滿足條件R＜＜Rup，R＜＜Rsr(反相器輸入電阻)，所以R和C的參數(shù)選擇和schmitt整形器的V+和V-參數(shù)，基本上決定了該電路的抗干擾能力和可能達到的數(shù)據(jù)傳輸速率。
典型的RC低通濾波網(wǎng)絡(luò)具有電路簡單和硬件成本低等優(yōu)點，但在提高干擾防護能力和數(shù)據(jù)速率方面存在一些難以兼顧的矛盾。例如選擇較大的RC時間常數(shù)對提高干擾防護能力有利，但數(shù)據(jù)傳輸速率方面的性能很容易變劣。例如根據(jù)IEEE1284并行接口規(guī)范，在高速ECP工作模式下的nStrobe信號線的信號脈沖寬度可能小到500ns(參見圖3)以下。根據(jù)脈沖電路的暫態(tài)分析知識，我們知道為了滿足較大數(shù)據(jù)傳輸速率的要求，RC參數(shù)的選擇一般需要滿足3RC＜500ns。進一步工程估算表明，為了滿足1Mbyte/S左右數(shù)據(jù)速率的要求，該電路可有效濾除的干擾脈沖的最大寬度不容易超過40ns，所以如果在非信號區(qū)間(本例中40ns..500ns)內(nèi)出現(xiàn)脈沖干擾，那么只要幅度突破schmitt整形器的門檻電壓V+(約1.6V)和V-(約0.8V)，就很可能導(dǎo)致打印誤碼或其他穩(wěn)定性問題。
在主機和打印機的并行口接駁方式中，在設(shè)備端觀察到的干擾多以單脈沖“毛刺”形式出現(xiàn)，但跳變振鈴和隨機序列脈沖也偶有發(fā)生實例。如果干擾出現(xiàn)在數(shù)據(jù)線，容易引起打印誤碼問題；如果干擾出現(xiàn)在控制線，除了誤碼之外還往往導(dǎo)致IEEE1284接口協(xié)議狀態(tài)機的混亂?？疾焐鲜龀Ｒ?guī)的解決方法，在干擾有效防護區(qū)(＝＜40ns)和信號區(qū)(＞＝500ns)之間存在一個很寬的過渡區(qū)域，是限制干擾防護和數(shù)據(jù)速率性能提升的外在表現(xiàn)。換言之，如果設(shè)法把該過渡區(qū)域的下限提高，但上限保持不變甚至下移，那么等效于同時提升打印機并行接口的上述兩個主要的性能指標，對高速打印機應(yīng)用很有意義。就目前常見的產(chǎn)品設(shè)計應(yīng)用技術(shù)而言，傳統(tǒng)的模擬干擾防護技術(shù)很難有效和高性能價格比地解決這類問題。
本發(fā)明提出的方法，是在打印機并行接口的控制線回路中加入數(shù)字化干擾防護模塊，去除干擾信號之后，再輸出給后繼的IEEE1284邏輯模塊；所述數(shù)字化干擾防護模塊的結(jié)構(gòu)包括參數(shù)寄存器A，輸入比較器A，延遲計數(shù)器A，延遲比較器A和取樣鎖存器C；該數(shù)字化干擾防護模塊去除干擾信號的步驟包括1)由參數(shù)寄存器A根據(jù)經(jīng)驗數(shù)據(jù)，設(shè)定干擾信號的計數(shù)閾值X的值。
2)輸入比較器A通過比較取樣鎖存器C的輸出CtrolQ[3..0]和控制線輸入Ctrol[3..0]，實時監(jiān)視控制線輸入的各種跳變；當(dāng)兩組對應(yīng)信號線的邏輯電平完全相同時，輸入比較器A將輸出無效的計數(shù)控制信號CountA，對延遲計數(shù)器A執(zhí)行“復(fù)位清0”的操作；當(dāng)兩組對應(yīng)信號線的邏輯電平不同時，輸入比較器A將輸出正有效的計數(shù)控制信號CountA，對延遲計數(shù)器A執(zhí)行“同步計數(shù)”的操作。
3)當(dāng)延遲計數(shù)器A的計數(shù)值等于或大于參數(shù)寄存器A的預(yù)設(shè)限值計數(shù)閾值X的值時，延遲比較器A產(chǎn)生正有效的取樣控制信號SampleC，對取樣鎖存器C執(zhí)行“取樣更新”的操作，取樣更新數(shù)據(jù)直接來自控制線輸入Ctrol[3..0]；4)取樣鎖存器C的輸出CtrolQ[3..0]就是抑制了脈沖干擾的控制線信號。
本發(fā)明中的控制線輸入可通過RC低通濾波網(wǎng)絡(luò)和schmitt整形器與外部接口隔離。如果對數(shù)據(jù)速率有較高的要求，應(yīng)注意選擇適當(dāng)?shù)腞C參數(shù)值，以免對設(shè)計期望值產(chǎn)生明顯的影響。
本發(fā)明的參數(shù)寄存器可通過CPU優(yōu)化算法獲取計數(shù)閾值X的動態(tài)最優(yōu)設(shè)置。計數(shù)閥值X可根據(jù)如下關(guān)系式子取值Xmin＝＜X＜Xmax，Xmin＝Round(Tnoise/Tclock)，Xmax＝Round(Tsignal/Tclock-2)，其中，Xmax表示在最大數(shù)據(jù)傳輸速率期望值限定條件下，預(yù)值X的最大取值限制；Round表示對后面計算的結(jié)果進行取整運算；Tclock表示取樣時鐘的周期；Tsignal表示控制線中可能出現(xiàn)的最小信號脈沖寬度，與數(shù)據(jù)傳輸速率的期望值密切關(guān)聯(lián)；Tnoise＝Max(Tnoise_p，Tnoise_c)，表示設(shè)計希望的可有效抑制的最大干擾脈沖參數(shù)。
本發(fā)明的改善打印機并行口干擾適應(yīng)性的系統(tǒng)，包括IEEE1284協(xié)議模塊，打印機控制器模塊，打印機并行接口的控制線回路中加入數(shù)字化干擾防護模塊，該數(shù)字化干擾防護模塊包括參數(shù)寄存器A，輸入比較器A，延遲計數(shù)器A，延遲比較器A和取樣鎖存器C。
本發(fā)明適合如下的干擾模型1)在1條或多條控制線上可同時出現(xiàn)脈沖干擾；
2)單脈沖干擾的最大寬度Tnoise_p不大于設(shè)計限值Tnoise，而且距離該干擾始點Tnoise時刻控制線上不存在其他干擾；3)序列脈沖干擾的最大持續(xù)時間Tnoise_c不大于設(shè)計限值Tnoise，而且距離該干擾始點Tnoise時刻控制線上不存在其他干擾。
本發(fā)明方法的特點在于1)在保持較高數(shù)據(jù)傳輸速率前提條件下，可有效抑制控制線上出現(xiàn)的寬度不大于Tnoise的單脈沖干擾，以及持續(xù)時間不大于Tnoise的序列脈沖干擾；2)在并行口控制線的抗干擾能力和數(shù)據(jù)速率之間確立了一種準定量關(guān)系式和簡單的數(shù)字化轉(zhuǎn)換途徑。通過可編程參數(shù)寄存器引入的CPU控制接口，不但可以增加工程設(shè)計的靈活性(如時鐘頻率選擇)，而且可以根據(jù)實際需要進一步優(yōu)化控制參數(shù)，使這種數(shù)字化轉(zhuǎn)換途徑在更大范圍內(nèi)靈活切換；3)本發(fā)明方法亦可施加在部分控制線組合上面；4)本發(fā)明方法適合采用FPGA或者ASIC的產(chǎn)品設(shè)計工藝。


圖1典型的打印機并行接口抗干擾原理塊2a、2b基于RC模擬濾波技術(shù)的抗干擾原理圖(nStrobe信號線為例)圖3ECP工作模式下高速并行口的部分信號線的時序圖示例圖4打印機并行口的數(shù)字化抗干擾模塊的引入位置說明5數(shù)字化抗干擾模塊的基本構(gòu)成形式圖6脈沖干擾抑制過程的波形示意圖實施方案參見圖5，本發(fā)明的數(shù)字化干擾防護模塊包括參數(shù)寄存器A，輸入比較器A，延遲計數(shù)器A，延遲比較器A和取樣鎖存器C，工作原理可敘述如下輸入比較器A通過比較取樣鎖存器C的輸出CtrolQ[3..0]和控制線輸入Ctrol[3..0]，實時監(jiān)視控制線輸入的各種跳變。當(dāng)兩組對應(yīng)信號線的邏輯電平完全相同時，輸入比較器A將輸出無效的計數(shù)控制信號CountA，對延遲計數(shù)器A產(chǎn)生“復(fù)位清0”的操作；當(dāng)兩組對應(yīng)信號線的邏輯電平不同時，輸入比較器A將輸出正有效的計數(shù)控制信號CountA，對延遲計數(shù)器A執(zhí)行“同步計數(shù)”的操作。當(dāng)延遲計數(shù)器A的計數(shù)值等于或大于參數(shù)寄存器A的預(yù)設(shè)限值計數(shù)閾值X的值時，延遲比較器A產(chǎn)生正有效的取樣控制信號SampleC，對取樣鎖存器C執(zhí)行“取樣更新”的操作，取樣更新數(shù)據(jù)直接來自控制信號線Ctrol[3..0]。取樣鎖存器C的輸出CtrolQ[3..0]就是抑制了脈沖干擾的控制線信號。
參數(shù)寄存器A提供X限值設(shè)置。X限值可以是一個或幾個固定的可供選擇的經(jīng)驗數(shù)據(jù)，也可以通過CPU接口實現(xiàn)動態(tài)最優(yōu)設(shè)置。最優(yōu)設(shè)置數(shù)據(jù)一般需要通過CPU自適應(yīng)學(xué)習(xí)算法獲取。
本例中，如果取樣時鐘頻率Clock＝40MHz，預(yù)值x＝10，那么可有效抑制出現(xiàn)在控制線上的寬度或持續(xù)時間不大于250ns的脈沖干擾，比常規(guī)的解決方案有了明顯的提高。在X的最大取值限定范圍內(nèi)，預(yù)值X取得越大，可有效提供防護的干擾范圍也就越大，但留給IEEE1284模塊的相關(guān)應(yīng)答邏輯的延遲時間裕度也會越小。超過一定的范圍，隨著預(yù)值X的上升，數(shù)據(jù)傳輸速率將開始下降，表明進入需要通過降低數(shù)據(jù)傳輸速率獲取干擾防護能力提升的區(qū)域。
圖6波形示意圖可用于說明控制線上脈沖干擾的抑制過程。仍以ECP工作模式中的一部分信號邏輯關(guān)系為例nStrobe表示由主機并行口控制器發(fā)出的正常的控制線選通信號波形；xLpStrb表示nStrobe信號線受到脈沖干擾后反映在Schmitt整形隔離器的輸出信號波形，陰影部分表示由于干擾而使原來的邏輯關(guān)系受到破壞；/LpStrb表示經(jīng)過數(shù)字抗干擾模塊處理后nStrobe的對應(yīng)信號波形，原始的邏輯關(guān)系得到恢復(fù)；Busy表示由后繼IEEE1284模塊產(chǎn)生的返回主機的應(yīng)答信號。在xLpStrb波形中，t4～t5期間發(fā)生過一次單脈沖干擾，t7～t8期間發(fā)生過一次序列脈沖干擾，但是只要距離起始干擾點的Tnoise左右位置上干擾消失，那么不管單脈沖干擾或者序列脈沖干擾都可以被有效抑制。此外，如果多條控制線受到干擾，那么Tnoise_p或Tnoise_c的計時起點應(yīng)從其中的最早干擾點開始，而且要求在經(jīng)過Tnoise的延遲后干擾已經(jīng)消失。另一種特殊情況發(fā)生在某控制線正常信號跳變及其延遲Tnoise后的時間點，如果伴隨其他脈沖干擾發(fā)生，那么同樣要求在該時間點前后位置上干擾消失。由此可見，本方法要求控制線上出現(xiàn)的任何一次同步到Tclock的電平跳變，不管是正常的信號跳變還是干擾跳變，都要求在延遲Tnoise之后的前后位置上干擾消失，否則干擾脈沖仍有可能被傳遞到后繼的IEEE1284模塊。
對比測試表明，在常規(guī)并行接口抗干擾基礎(chǔ)上附加本發(fā)明提出的方法，對常見的控制線脈沖干擾的抑制能力有明顯的提高。此外，由于控制線輸入回路中的RC參數(shù)可以取得較小，所以在ECP工作模式下的不難實現(xiàn)每秒1M Byte以上的數(shù)據(jù)傳輸速率。
權(quán)利要求
1.一種改善打印機并行口干擾適應(yīng)性的方法，在打印機并行接口的控制線回路中加入數(shù)字化干擾防護模塊，去除干擾信號之后，再輸出給后繼的IEEE1284邏輯模塊；其特征在于所述數(shù)字化干擾防護模塊的結(jié)構(gòu)包括參數(shù)寄存器A，輸入比較器A，延遲計數(shù)器A，延遲比較器A和取樣鎖存器C；該數(shù)字化干擾防護模塊去除干擾信號的步驟包括1)由參數(shù)寄存器A根據(jù)經(jīng)驗數(shù)據(jù)，設(shè)定干擾信號的計數(shù)閾值X的值；2)輸入比較器A通過比較取樣鎖存器C的輸出CtrolQ[3..0]和控制線輸入Ctrol[3..0]，實時監(jiān)視控制線輸入的各種跳變；當(dāng)兩組對應(yīng)信號線的邏輯電平完全相同時，輸入比較器A將輸出無效的計數(shù)控制信號CountA，對延遲計數(shù)器A執(zhí)行“復(fù)位清0”的操作；當(dāng)兩組對應(yīng)信號線的邏輯電平不同時，輸入比較器A將輸出正有效的計數(shù)控制信號CountA，對延遲計數(shù)器A執(zhí)行“同步計數(shù)”的操作。3)當(dāng)延遲計數(shù)器A的計數(shù)值等于或大于參數(shù)寄存器A的預(yù)設(shè)限值計數(shù)閾值X的值時，延遲比較器A產(chǎn)生正有效的取樣控制信號SampleC，對取樣鎖存器C執(zhí)行“取樣更新”的操作，取樣更新數(shù)據(jù)直接來自控制線輸入Ctrol[3..0]；4)取樣鎖存器C的輸出CtrolQ[3..0]就是抑制了脈沖干擾的控制線信號。
2.如權(quán)利要求1所述的改善打印機并行口干擾適應(yīng)性的方法，其特征在于控制線輸入通過RC低通濾波網(wǎng)絡(luò)和schmitt整形器與外部接口隔離。
3.如權(quán)利要求1所述的改善打印機并行口干擾適應(yīng)性的方法，其特征在于參數(shù)寄存器A通過CPU接口接收計數(shù)閾值X設(shè)置的優(yōu)化算法，實現(xiàn)動態(tài)最優(yōu)設(shè)置。
4.如權(quán)利要求1或2或3所述的改善打印機并行口干擾適應(yīng)性的方法，其特征在于所述計數(shù)閾值X滿足Xmin＝＜X＜Xmax，Xmin＝Round(Tnoise/Tclock)，Xmax＝Round(Tsignal/Tclock-2)。
5.一種改善打印機并行口干擾適應(yīng)性的系統(tǒng)，包括IEEE1284協(xié)議模塊，打印機控制器模塊，其特征在于打印機并行接口的控制線回路中加入數(shù)字化干擾防護模塊，該數(shù)字化干擾防護模塊包括參數(shù)寄存器A，輸入比較器A，延遲計數(shù)器A，延遲比較器A和取樣鎖存器C。
6.如權(quán)利要求5所述的改善打印機并行口干擾適應(yīng)性的系統(tǒng)，其特征在于控制線輸入通過RC低通濾波網(wǎng)絡(luò)和schmitt整形器與外部接口隔離。
全文摘要
本發(fā)明涉及一種改善打印機并行口干擾適應(yīng)性的方法及系統(tǒng)，在打印機并行接口的控制線回路中加入數(shù)字化干擾防護模塊，該模塊結(jié)構(gòu)包括參數(shù)寄存器A，輸入比較器A，延遲計數(shù)器A，延遲比較器A和取樣鎖存器C；通過該模塊去除干擾信號之后，再輸出給后繼的IEEE1284邏輯模塊。本發(fā)明在并行口控制線的抗干擾能力和數(shù)據(jù)速率之間確立了一種準定量關(guān)系式和簡單的數(shù)字化轉(zhuǎn)換途徑，在保持較高數(shù)據(jù)傳輸速率前提條件下，可有效抑制控制線上出現(xiàn)的寬度不大于Tnoise的單脈沖干擾，以及持續(xù)時間不大于Tnoise的序列脈沖干擾?？蓮V泛應(yīng)用于打印機控制領(lǐng)域。
文檔編號G06F3/00GK1470982SQ0314885
公開日2004年1月28日 申請日期2003年6月13日 優(yōu)先權(quán)日2003年6月13日
發(fā)明者陳文先, 徐忠良 申請人:上海北大方正科技電腦系統(tǒng)有限公司