專利名稱：能夠脈沖同時寫數(shù)據(jù)的雙處理器設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及高速通信系統(tǒng)的雙處理器設(shè)備，特別涉及控制兩個處理器的動態(tài)存儲器的設(shè)備，以這種方式，動態(tài)存儲器可在脈沖周期內(nèi)執(zhí)行同時寫數(shù)據(jù)。
雖然允許從兩個處理器的存儲器中的任一個的讀寫數(shù)據(jù)的操作是順序或同時產(chǎn)生的，如所要求的一樣，為了實現(xiàn)此雙化，兩個處理器的存儲器的數(shù)據(jù)應(yīng)互相一致。為此，需要好的同步。順序同步的例子是在預(yù)定的時間長度內(nèi)重復(fù)產(chǎn)生工作狀態(tài)的存儲器中的數(shù)據(jù)到備用狀態(tài)的存儲器中。因此，需要應(yīng)用軟件允許工作方控制部分復(fù)制工作方數(shù)據(jù)到備用方。同時同步的例子是允許工作方存儲器的數(shù)據(jù)和備用方存儲器通過硬件同時實時處理。下文中，用同步或同時指后面的情況。
至今，因為執(zhí)行單寫來同時記錄數(shù)據(jù)到工作方和備用方，不僅數(shù)據(jù)同步(工作方和備用方存儲器數(shù)據(jù)一致)需要許多時間而且依賴存儲器容量相應(yīng)的系統(tǒng)開銷時間也增加。
此外，雖然各種高性能的處理器已用于高速通信網(wǎng)實施例，通過雙化數(shù)據(jù)同步性能與這些處理器的性能相比是相對降低的，因此數(shù)據(jù)可靠性仍有問題。
現(xiàn)有技術(shù)存在的諸多問題之一是如果數(shù)據(jù)量很大，則需要相當(dāng)多的時間。此外，寫周期雙化時，與不雙化情況相比物理時間性能產(chǎn)生約30％的下降，如果在超高速通信網(wǎng)或需要高性能的設(shè)備中使用這樣的寫周期功能，在性能方面可能產(chǎn)生嚴重的問題。
本發(fā)明的另一個目的是加強可靠性，和改進關(guān)于用于很高速通信網(wǎng)的路由處理器控制器、或雙化用于各種通信網(wǎng)的主控制器的數(shù)據(jù)通信控制的指令的性能。
本發(fā)明的另一個目的是提供與中用雙化處理器控制通信系統(tǒng)的設(shè)備，因此數(shù)據(jù)可以在脈沖周期內(nèi)同時記錄到每一處理器的動態(tài)存儲器，并對實現(xiàn)和制造可能是容易和不貴的。
為了實現(xiàn)上述的和其它目標(biāo)，提供包含兩個處理器的通信系統(tǒng)，其中一個處于工作模式時另一個處于備用模式，處于備用模式的處理器的運作依賴于處于工作模式的處理器的控制。
處于工作模式的處理器的中央處理單元產(chǎn)生雙請求的信號并提供脈沖周期，此脈沖周期允許由一個行地址選通信號和n列地址選通信號連續(xù)的記錄n個數(shù)據(jù)塊，因此，在脈沖周期期間的處理器內(nèi)的動態(tài)存儲器存儲n個數(shù)據(jù)塊，并傳輸存儲的數(shù)據(jù)和對應(yīng)的地址到每次執(zhí)行存儲時處于備用模式的處理器。
如果從工作模式的處理器接收雙請求信號和脈沖信號，備用模式處理器的中央處理單元識別同時寫的脈沖周期起點，根據(jù)從工作模式處理器接收的地址，存儲從相應(yīng)位置的工作模式的處理器接收的數(shù)據(jù)，兩個處理器能在脈沖周期內(nèi)同時寫數(shù)據(jù)。
圖3顯示根據(jù)本發(fā)明實施例的通信系統(tǒng)雙處理器設(shè)備的結(jié)構(gòu)；圖4說明根據(jù)本發(fā)明實施例的基于脈沖周期在雙動態(tài)存儲器的存儲模塊同時寫的實現(xiàn)過程的時序圖；圖5是本發(fā)明實施例動態(tài)存儲器的狀態(tài)轉(zhuǎn)換圖。
所示的雙結(jié)構(gòu)分成工作方和備用方，工作方和備用方的部件是互相一致的。然而，在圖中每一部件的參考號添‘A’或‘B’以容易掌握此部件包含在哪一方，工作方或備用方。為了方便，假設(shè)在左邊的第一處理器處于工作模式，右邊的第二處理器處于備用模式。兩個處理器各自包括大容量的動態(tài)隨機訪問存儲器(DRAM)，處于工作模式的處理器可連續(xù)或隨機地同時訪問兩個DRAM。
參考記號PA，WE，BYTEN，和PD分別是‘處理器地址’，‘writeenable’，‘byte enable’，‘processor data’的縮寫。由這些參考記號指定的信號通過緩沖器和在工作方和備用方間轉(zhuǎn)換處理，只用不同的參考記號來分類過程。BYTEN是相應(yīng)于DRAM存儲模塊的每一字節(jié)大小的能信號和選擇讀寫數(shù)據(jù)訪問周期的信號。
CPU10A、10B根據(jù)工作模式或備用模式分別控制相應(yīng)的處理器的全部運作。運作包括產(chǎn)生地址，或?qū)Υ鎯ζ髯x寫各種數(shù)據(jù)。DRAM控制器20A、20B產(chǎn)生控制DRAM存儲器模塊30A、30B的信號DRAS(10)，DCAS(30)和MWE，產(chǎn)生行/列多元的地址MUX_A(100)。DRAS是DRAM行地址選通的縮寫，MWE是存儲器寫的縮寫，MUX_A是多路復(fù)用地址的縮寫。第一地址緩沖器11A、11B和第一數(shù)據(jù)緩沖器12A、12B傳遞產(chǎn)生的地址和數(shù)據(jù)。第二地址緩沖器13A、13B和第二數(shù)據(jù)緩沖器14A、14B分別與第一地址緩沖器11A、11B和第一數(shù)據(jù)緩沖器12A、12B連接，安全和準(zhǔn)確的傳遞雙控制信號/地址和雙DRAM數(shù)據(jù)到計數(shù)器端(工作方或備用方)。DRAS存儲器模塊30A、30B是由DRAS控制部分20A、20B控制數(shù)據(jù)存儲的存儲介質(zhì)。
處于工作模式的處理器同時把數(shù)據(jù)記錄到自己的DRAM存儲器模塊30A和處于備用模式的處理器30B，因此處于工作模式的處理器和處于備用模式的處理器可維持同樣的數(shù)據(jù)，此過程解釋如下。
處于工作模式的處理器CPU10A產(chǎn)生要存儲的數(shù)據(jù)和相應(yīng)的地址。第一地址緩沖器單元11A向DRAM控制部分20A和第二地址緩沖器13A緩沖和傳遞地址。此外，第一數(shù)據(jù)緩沖器12A向DRAS存儲器模塊30A和第二數(shù)據(jù)緩沖器緩沖和傳遞數(shù)據(jù)。結(jié)果，DRAS存儲器模塊30A把傳遞的數(shù)據(jù)存儲到傳遞的地址中。同樣的數(shù)據(jù)按序存儲到處于備用模式處理器的DRAM存儲器模塊30B，第二數(shù)據(jù)緩沖器14A緩沖從第一數(shù)據(jù)緩沖器12A傳遞的數(shù)據(jù)并把它傳遞到處于備用模式的處理器。此外，第二地址緩沖器13A緩沖從第一地址緩沖器11A傳遞的數(shù)據(jù)并把它傳遞到處于備用模式的處理器。
此時，處于備用模式的處理器的第二地址緩沖器13B緩沖從處于工作模式的處理器的第二地址緩沖器13A傳遞的地址并把它傳遞到DRAS控制部分20B和第一地址緩沖器11B。第二數(shù)據(jù)緩沖器14A緩沖從處于工作模式的處理器的第二數(shù)據(jù)緩沖器傳遞的數(shù)據(jù)并把它傳遞到DRAS存儲器模塊30B和第一數(shù)據(jù)緩沖器12B。結(jié)果，從處于工作模式的處理器傳遞的數(shù)據(jù)以傳遞的地址的位置存儲到DRAS存儲器模塊30B。
圖2是基于單個周期在常規(guī)的雙動態(tài)存儲器存儲模塊同時寫的實現(xiàn)過程的時序圖。
這里，單個周期指，數(shù)據(jù)同時存儲到工作方DRAM存儲器模塊30A和備用方的存儲器模塊30B時，由一個RAS(行地址選通)信號和一個CAS(列地址選通)信號完成寫一個數(shù)據(jù)塊(最大為4字節(jié))。
下面，參考工作方時序40-47與備用方時序50-55的關(guān)系，描述工作方DRAM存儲器模塊30A和備用方的存儲器模塊30B同時寫的實施例過程。
CPU10A根據(jù)工作總線時鐘產(chǎn)生記錄的數(shù)據(jù)。CPU10A也產(chǎn)生雙存儲信號DUP_DRAM41，由于此產(chǎn)生的信號，也產(chǎn)生了與工作總線時鐘40同步的雙周期信號DUP_CYC42和存儲選擇信號DRAM_SEL_43。用同步信號，啟動工作方DRAM狀態(tài)轉(zhuǎn)換44，以產(chǎn)生DRAS45，DCAS46和MWE47。結(jié)果，MWE47維持低狀態(tài)時數(shù)據(jù)存儲在DRAM存儲器模塊。雙周期信號DUP_CYC42是在DRAM控制部分20A中產(chǎn)生的信號，用此信號，形成DRAS45，DCAS46。
此時，如果接收工作方雙周期信號DU_CYC42，備用方與備用總線時鐘50同步，并且，開始備用方DRAM狀態(tài)轉(zhuǎn)換51的狀態(tài)轉(zhuǎn)換。根據(jù)此狀態(tài)轉(zhuǎn)換51，產(chǎn)生DRS52，DCAS53和MWE54。因此，MWE54維持低狀態(tài)時從工作方提供的數(shù)據(jù)存儲到備用方DRAM存儲器模塊30B。
圖中所示的數(shù)據(jù)60指由工作方和備用方通過上述過程同時寫數(shù)據(jù)。
數(shù)據(jù)存儲到備用方DRAM存儲器模塊30B后，DRAS控制部分20產(chǎn)生雙響應(yīng)信號DUP_ACK55。如果工作方CPU10A接收雙響應(yīng)信號DUP_ACK55，工作方CPU10A結(jié)束同時寫周期。因此雙同時寫周期完全結(jié)束。
然而，在圖1中，如果CPU10A產(chǎn)生數(shù)據(jù)并開始同時寫，因為DRAM控制部分20A只提供寫周期，通過第一地址/數(shù)據(jù)緩沖器11A或11B，12A或12B和第二地址/數(shù)據(jù)緩沖器13A或13B，14A或14B最多傳遞4個字節(jié)，問題是如果數(shù)據(jù)量很大，則需要相當(dāng)多的時間。此外，寫周期雙化時，與不雙化情況相比物理時間性能產(chǎn)生約30％的下降，如果在超高速通信網(wǎng)或需要高性能的設(shè)備中使用這樣的寫周期功能，在性能方面可能產(chǎn)生嚴重的問題。
下文中，參考


本發(fā)明的實施例。
圖3顯示本發(fā)明實施例的通信系統(tǒng)雙處理器設(shè)備的結(jié)構(gòu)。
作為例子，聯(lián)系以上假設(shè)為工作方的第一處理器說明雙結(jié)構(gòu)。
CPU100A根據(jù)工作模式控制處理器的全部運作。運作包括產(chǎn)生地址，在存儲器中讀寫數(shù)據(jù)。此外，根據(jù)本發(fā)明，CPU100A支持脈沖寫操作。高速緩沖存儲器130A(CPU100B為130B)改進了由于外部存儲器周期CPU100A的性能下降還支持脈沖周期。總線和DRAM控制部分110A不僅負責(zé)CPU100A的外圍總線控制，還產(chǎn)生DRAM存儲器模塊120A控制信號DRAS(01)，DCAS，(03)，MWE，多元地址發(fā)生信號MUX-A(100)，雙請求信號DUP_REQ_IN，DUP_REQ_OUT，雙重響應(yīng)信號DUP_ACK_IN，DUP_ACK_OUT，控制信號BYTEN(03)，WE，TBST(Transfer Burst)，雙地址MA(252)，雙數(shù)據(jù)MD(031)。控制緩沖器111A緩沖控制信號BYTEN(03)，WE，TBST并把它們輸出為雙重控制信號M_BYTEN(03)，M_WE，M_TBST。地址緩沖器112A緩沖地址信號MA(252)并把它輸出為雙重地址信號D_MA(252)。數(shù)據(jù)緩沖器113A緩沖數(shù)據(jù)信號MD(031)并把它輸出為雙重數(shù)據(jù)信號D_MD(031)。雙請求/響應(yīng)(請求和響應(yīng))緩沖器114A是轉(zhuǎn)換雙請求信號DUP_REQ_IN/OUT(輸入和輸出)和雙重響應(yīng)信號DUP_ACK_IN/OUT(輸入和輸出)的裝置。第二緩沖器115A，第二地址緩沖器116A和第二數(shù)據(jù)緩沖器117A各自有直接轉(zhuǎn)換雙控制信號，雙地址，雙數(shù)據(jù)到備用方總線的裝置。
這里，‘脈沖周期’指從DRAM存儲器模塊讀數(shù)據(jù)或存儲數(shù)據(jù)時，由一個RAS(Row Address Strobe)信號和四個CAS(Column Address Strobe)信號允許連續(xù)處理(讀/寫)4個數(shù)據(jù)塊(最大為16字節(jié))的時間?！瑫r寫周期‘指在工作方和備用方DRAM存儲器模塊30A，30B寫數(shù)據(jù)用的時間。
圖4是根據(jù)本發(fā)明實施例的在雙DRAM存儲模塊同時寫的實現(xiàn)過程的時序圖。
顯示在圖中的狀態(tài)分為工作方時序200-280和備用方時序300-350。
首先，工作方信號定義如下。
為了開始雙化在CPU100A對總線控制和DRAM控制部分110A傳遞地址和數(shù)據(jù)后，雙DRAM信號，DUP_DRAM210是由邏輯產(chǎn)生的信號。
雙周期信號，DUP_CYC220是由工作DUP_DRAM信號210形成的信號用以產(chǎn)生雙周期。
存儲選擇信號，DRAM_SEL_230是在脈沖周期中形成控制工作方緩沖器的信號。
TBST(240)是由CPU100A產(chǎn)生的信號，使得在總線和DRAM控制部分110A中識別雙脈沖DRAM同時寫周期成為可能，因此執(zhí)行狀態(tài)轉(zhuǎn)換。
連續(xù)的狀態(tài)轉(zhuǎn)換250指在總線和DRAM控制部分110A中產(chǎn)生的狀態(tài)轉(zhuǎn)換。如下面要描述的圖5右邊所示。
DRAS260，DCAS270，和MWE280是根據(jù)狀態(tài)轉(zhuǎn)換250在工作方DRAM存儲模塊120A寫數(shù)據(jù)的工作方DRAM模塊選擇和控制信號。
備用方信號定義如下。
連續(xù)的狀態(tài)轉(zhuǎn)換310指在總線和DRAM控制部分110B中產(chǎn)生的狀態(tài)轉(zhuǎn)換。如下面要描述的圖5左邊所示。
DRAS320，DCAS330，和MWE340是根據(jù)狀態(tài)轉(zhuǎn)換310在備用方DRAM存儲模塊120A寫備用方數(shù)據(jù)的備用方DRAM模塊選擇和控制信號。
DUP_ACK_350是關(guān)于雙請求和響應(yīng)的信號。如果為了同時執(zhí)行DRAM寫數(shù)據(jù)，DUP_REQ_OUT信號通過雙重請求和響應(yīng)緩沖器114A從工作方向備用方發(fā)送，通過備用方雙請求和響應(yīng)緩沖器114A的信號(為了區(qū)分方便，稱為DUP_REQ_IN)發(fā)送到備用方總線和DRAM控制部分110B。此信號產(chǎn)生如圖5左邊所示的DUP_MASTER信號，下面要說明，得到關(guān)于雙脈沖周期DUAL0(1300)的識別。識別的結(jié)果為，DUP_ACK_OUT信號是對雙DRAM脈沖同時寫周期的響應(yīng)信號，通過雙請求和響應(yīng)緩沖器114B發(fā)送給工作方，通過工作方雙請求和響應(yīng)緩沖器114A的信號(為了區(qū)分方便，稱為DUP_ACK_IN)傳遞到工作方總線和DRAM控制部分110A。
根據(jù)圖5顯示的狀態(tài)轉(zhuǎn)換圖左邊的狀態(tài)轉(zhuǎn)換，下面要說明，只在備用方總線和DRAM控制部分110B產(chǎn)生DUP_ACK350。第一和第二高狀態(tài)分別由圖5的DUAL2(1320)和STB_BST2(1420)產(chǎn)生，第三和第四高狀態(tài)也由STB_BST2(1420)產(chǎn)生，如果在狀態(tài)STB_BST1(1410)的XTBST_OUT轉(zhuǎn)為‘1’，則產(chǎn)生第五高狀態(tài)。
第五高狀態(tài)說明如下。
圖5的左圖說明如下，如果備用方脈沖周期結(jié)束，則產(chǎn)生XTBST_OUT信號。備用方狀態(tài)轉(zhuǎn)換開始時，即，如果備用方XTBST＝‘1’，識別備用方脈沖周期的起始，并開始XTBST信號(備用方脈沖周期)的記數(shù)，如果脈沖周期結(jié)束，則產(chǎn)生XTBST OUT信號。在狀態(tài)STB_BST1(1410)，監(jiān)測XTBST_OUT信號，如果XTBST_OUT＝‘1’，為了指出備用方脈沖周期已結(jié)束，第五高狀態(tài)形成。
使用如上定義的信號基于脈沖周期的DRAM存儲模塊同時寫的實現(xiàn)過程說明如下。
如果CPU100A根據(jù)工作方總線時鐘200的同步產(chǎn)生數(shù)據(jù)，工作方雙DRAM信號DUP_DRAM210，雙脈沖信號DUP_CYC220，存儲選擇信號DRAM_SEL230，和脈沖產(chǎn)生信號TBST240與總線時鐘200同步產(chǎn)生。隨著信號的產(chǎn)生，工作方DRAM狀態(tài)轉(zhuǎn)換250開始，產(chǎn)生DRAS信號260，DCAS信號270和MWE信號280并存儲在DRAM存儲模塊120A。
比較上述圖2的工作方MWE信號47與圖4的MWE信號280的觸發(fā)時間，它們分別是一倍和四倍。這是因為本發(fā)明實施例中執(zhí)行脈沖寫(如四倍)而在常規(guī)情況下執(zhí)行單寫。
此時，如果接收到工作方雙周期信號DUP_CYC220和TBST240，備用方啟動備用方DRAM狀態(tài)轉(zhuǎn)換310與總線時鐘300同步。根據(jù)狀態(tài)轉(zhuǎn)換310，產(chǎn)生備用方DRAM信號320，DCAS信號330和MWE信號340，與工作方相同的數(shù)據(jù)存儲在備用方DRAM存儲模塊120B。
這里，因為脈沖(連續(xù))同時寫周期應(yīng)為能，根據(jù)工作方DCAS信號270產(chǎn)生連續(xù)偏移地址是重要的。為此，根據(jù)圖中所示的參考時間，脈沖周期的雙響應(yīng)信號DUP_ACK350從備用方重復(fù)提供五次。備用方雙響應(yīng)信號DUP_ACK350用作產(chǎn)生工作方DCAS信號270的連續(xù)偏移信號至四次，并在第五和最后時間用作結(jié)束工作方脈沖周期同時寫。
在工作狀態(tài)轉(zhuǎn)換250的‘DN0’中DN是DRAM正常周期的縮寫。此外，同樣的脈沖周期重復(fù)兩次來調(diào)整整個周期。在備用方狀態(tài)轉(zhuǎn)換310的‘DU0’中DU是雙周期的縮寫。工作方和備用方狀態(tài)轉(zhuǎn)換250，310中，參考記號PR指預(yù)充電時間。
本發(fā)明的實施例圖5是DRAM控制部分的狀態(tài)轉(zhuǎn)換圖。
用第一第二處理器雙化的通信系統(tǒng)中，每一處理器的動態(tài)控制部分根據(jù)存在的情況執(zhí)行如圖所示的部分狀態(tài)轉(zhuǎn)換。換言之，如圖所示的狀態(tài)轉(zhuǎn)換在每一個處理器發(fā)生，依條件而改變，如工作/備用，單個/脈沖，單寫/同時寫。
例如，如果用第一處理器執(zhí)行自己的DRAM和處于備用的第二處理器的DRAM的同時寫，參考等待狀態(tài)1000，在右邊的第一處理器發(fā)生狀態(tài)轉(zhuǎn)換，并在左邊第二處理器發(fā)生狀態(tài)轉(zhuǎn)換。
參考等待狀態(tài)1000，左邊指在備用單個DRAM同時周期或備用雙脈沖DRAM同時寫周期情況下發(fā)生在動態(tài)存儲器的狀態(tài)轉(zhuǎn)換形態(tài)。然而，右邊指在備用單個DRAM讀/寫周期，工作脈沖DRAM同時寫周期，工作雙單個DRAM同時寫周期或工作雙單個DRAM讀周期情況下發(fā)生在動態(tài)存儲器的狀態(tài)轉(zhuǎn)換形態(tài)。
上面的狀態(tài)涉及到前述的圖4狀態(tài)NORM0(1100)相應(yīng)于圖4的工作方狀態(tài)轉(zhuǎn)換250。狀態(tài)NORM1(1110)相應(yīng)于DN1，NORM2(1120)相應(yīng)于DN2。
狀態(tài)ACT_BST0(1200)相應(yīng)于工作方狀態(tài)轉(zhuǎn)換250的BS0，STB指備用和ACT裝置工作。ACT_BST1(1210)相應(yīng)于ACT_BST2(1220)的BS2。
狀態(tài)PRCH1(1510)相應(yīng)于工作方狀態(tài)轉(zhuǎn)換250的第一個PR。PRCH2(1520)相應(yīng)于第二個PR，PRCH3(1530)相應(yīng)于第三個PR。
狀態(tài)DUAL0(1300)相應(yīng)于圖4備用方狀態(tài)轉(zhuǎn)換310的DU0，DUAL1(1310)和DUAL2(1320)分別相應(yīng)于DU1和DU2。
狀態(tài)STB_BST0(1400)相應(yīng)于圖4備用方狀態(tài)轉(zhuǎn)換310的BS0。STB_BST1(1410)和STB_BST2(1420)分別相應(yīng)于BS1和BS2。
狀態(tài)PRCH3(1530)相應(yīng)于備用方狀態(tài)轉(zhuǎn)換310的PR。
圖5分為左圖和右圖，先說明右圖的信號。
RFSH是產(chǎn)生DRAM周期性刷新的信號。FLSH＝‘1’指可以刷新。工作方和備用方周期性的執(zhí)行此循環(huán)。
如果第一CPU100A給總線和DRAM控制部分110A內(nèi)傳遞地址和數(shù)據(jù)信號開始雙化，DUP_DRAM＝‘1’是由邏輯產(chǎn)生的信號。
TBST＝‘1’產(chǎn)生為工作方第一CPU100A開始脈沖周期的記號的信號。另一方面，TBST＝‘0’指非脈沖周期。
PWR＝‘1’產(chǎn)生為工作方第一CPU100A開始在DRAM存儲器模塊120A，120B寫數(shù)據(jù)的記號的信號。另一方面，，PWR＝‘0’指數(shù)據(jù)已讀。
如果圖3的DUP_ACK_OUT信號由不工作的DUP_ACK350產(chǎn)生，然后進入總線和DRAM控制部分110B內(nèi)，DUP_ACK＝‘1’適合于識別為圖5右邊的工作方DUP_ACK信號。
在工作方狀態(tài)轉(zhuǎn)換開始時即，CPU_DRAM＝‘1’和TBST＝‘1’時，DUP_ACK_OUT＝‘1’識別工作方脈沖周期已開始非雙輸出而是單個，并開始計數(shù)TBST信號(工作方脈沖周期)。當(dāng)脈沖周期結(jié)束時，計數(shù)器計數(shù)工作方脈沖周期數(shù)并產(chǎn)生CPU_TBST_OUT信號。此時，檢測DUPTBST_OUT信號，如果DUP_TBST_OUT是‘1’，這是工作方單個(非雙)脈沖周期結(jié)束的標(biāo)記。
在工作方狀態(tài)轉(zhuǎn)換開始時，即，DUP_DRAM＝‘1’和TBST＝‘1’時，CPU_TBST_OUT＝‘1’指工作方脈沖周期已開始雙化。此時，開始計數(shù)TBST信號(工作方脈沖周期)。如果工作方脈沖周期數(shù)計數(shù)時脈沖周期結(jié)束，產(chǎn)生CPU_TBST_OUT信號。在狀態(tài)ACT_BST1(1210)，檢測DUP_TBST_OUT信號，如果是‘1’，這認作是工作方雙脈沖周期已結(jié)束的標(biāo)記。
在左邊圖的信號DUP_MASTER是備用方雙周期enable信號。特別是，DUP_REO_IN信號傳遞給圖3的備用方雙請求和響應(yīng)緩沖器114B時，產(chǎn)生的備用方雙周期enable信號DUP_MASTER＝‘1’輸入給總線和DRAM控制部分110B。
左圖和右圖的關(guān)系如下。
左圖相應(yīng)于備用方單個DRAM同時寫周期或備用方雙脈沖DRAM同時寫周期。右圖相應(yīng)于工作方脈沖DRAM同時寫周期，工作方脈沖DRAM讀周期，工作方雙單個同時寫周期，工作方雙單個DRAM讀周期，或備用方單個DRAM讀/寫(訪問)周期。
右圖是在‘工作方脈沖DRAM同時寫周期’的狀態(tài)轉(zhuǎn)換時，左圖指‘備用方雙脈沖DRAM同時寫周期’的狀態(tài)轉(zhuǎn)換。
右圖狀態(tài)轉(zhuǎn)換的例子 左圖狀態(tài)轉(zhuǎn)換的例子 右圖處于“工作方雙脈沖DRAM讀周期”的狀態(tài)轉(zhuǎn)換時，在左圖的備用狀態(tài)不發(fā)生。只在右邊產(chǎn)生雙脈沖DRAM讀周期。
右圖處于“工作方單個DRAM同時寫周期”的狀態(tài)轉(zhuǎn)換時，左圖是“備用方雙單個同時寫周期”的狀態(tài)轉(zhuǎn)換。
右圖處于“工作方雙單個DRAM讀周期”的狀態(tài)轉(zhuǎn)換時，左圖的備用狀態(tài)不發(fā)生。只產(chǎn)生右邊的雙單個DRAM讀周期。
右圖處于“備用方單個DRAM讀/寫(訪問)周期”的狀態(tài)轉(zhuǎn)換時，在左圖不發(fā)生由(CPU_DRAM＝‘1’)的備用狀態(tài)。只產(chǎn)生右邊的備用單個DRAM讀/寫(訪問)周期。
根據(jù)本發(fā)明的實施例，使用脈沖周期時，每一周期記錄16(4字節(jié)×4)個字節(jié)時，單個周期一次最多記錄4字節(jié)。比較圖2和4說明的時間長度，脈沖周期不需要長于4倍單個周期所需要時間。例如，如果單個周期記錄4字節(jié)需要時間12T(T是單位時間)，記錄16字節(jié)需要時間48T。然而，脈沖寫記錄16字節(jié)需要時間20T。因此，性能提高2.4倍(48T/20T＝2.4)。
如上解釋，本發(fā)明加強了可靠性并改善了有關(guān)用于超高速通信網(wǎng)的常規(guī)處理器控制器或雙化用于各種通信網(wǎng)的主控制器的數(shù)據(jù)通信控制要求的性能。
本發(fā)明已經(jīng)參考實施例進行了描述，本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，在不背離權(quán)利要求定義的本發(fā)明的范圍和精神內(nèi)，可以做出各種形式和細節(jié)的改變。
權(quán)利要求
1.一種在通信系統(tǒng)中能夠利用脈沖同時寫數(shù)據(jù)的雙處理器設(shè)備，包括兩個處理器，其中一個處理器處于工作模式而另一個處理器處于備用模式，處于備用模式的處理器依據(jù)處于工作模式的處理器的控制運行；處于工作模式的處理器的中央處理單元產(chǎn)生脈沖請求信號并提供允許用一個行地址選通信號和n列地址選通信號連續(xù)記錄n個數(shù)據(jù)塊的脈沖周期，以適應(yīng)在脈沖周期內(nèi)在處于工作模式的處理器內(nèi)n個數(shù)據(jù)塊在動態(tài)存儲器的存儲，并把存儲的數(shù)據(jù)和相應(yīng)的地址發(fā)送到每次執(zhí)行存儲時處于備用模式的處理器；從處于工作模式的處理器接收雙請求信號和脈沖信號時，處于備用模式的處理器的中央處理單元識別同時寫的脈沖周期起點，并根據(jù)從工作模式處理器接收的地址，存儲從相應(yīng)位置的工作模式的處理器接收的數(shù)據(jù)。
2.根據(jù)權(quán)利要求1所述的雙處理器設(shè)備，其特征在于在處于備用模式的處理器每次存儲數(shù)據(jù)時，在處于備用模式的處理器中總線和動態(tài)存儲器控制部分產(chǎn)生響應(yīng)信號并對處于工作模式的處理器發(fā)送響應(yīng)信號。
3.根據(jù)權(quán)利要求1所述的雙處理器設(shè)備，其特征在于每一處理器包括識別模式和產(chǎn)生相應(yīng)控制信號的中央處理單元；動態(tài)存儲器的存儲模塊存儲數(shù)據(jù)；連接到具有總線和動態(tài)存儲器的中央處理單元的總線和動態(tài)存儲控制部分保持和實現(xiàn)脈沖周期，并在動態(tài)存儲器中形成脈沖同時寫的執(zhí)行；第一控制緩沖器，緩沖從總線和動態(tài)存儲器控制部分產(chǎn)生的控制信號；第一地址緩沖器，緩沖從總線和動態(tài)存儲器控制部分產(chǎn)生的地址；第一數(shù)據(jù)緩沖器，緩沖從總線和動態(tài)存儲器控制部分產(chǎn)生的數(shù)據(jù)；第二控制緩沖器，緩沖從第一控制緩沖器輸出的控制信號，并把控制信號傳遞到相對的處理器，或緩沖從相對的處理器傳遞的地址和把地址傳遞到總線和動態(tài)存儲器控制部分；第二數(shù)據(jù)緩沖器，緩沖從第一數(shù)據(jù)緩沖器輸出的數(shù)據(jù)，并把數(shù)據(jù)傳遞到相對的處理器，或緩沖從相對的處理器傳遞的數(shù)據(jù)和把數(shù)據(jù)傳遞到總線和動態(tài)存儲器控制部分；雙請求和響應(yīng)緩沖器，在總線和動態(tài)存儲器控制部分和相對的處理器之間緩沖和傳遞脈沖周期同時寫的請求和響應(yīng)信號。
4.根據(jù)權(quán)利要求1所述的雙處理器設(shè)備，其特征在于包括根據(jù)工作方列地址選通連續(xù)產(chǎn)生偏移地址。
5.根據(jù)權(quán)利要求1所述的雙處理器設(shè)備，其特征在于每一處理器包括中央處理單元，識別模式和產(chǎn)生相應(yīng)的控制信號；動態(tài)存儲器的存儲模塊存儲數(shù)據(jù)；連接到具有總線和動態(tài)存儲器的中央處理單元的總線和動態(tài)存儲控制部分保持和實現(xiàn)脈沖周期，并在動態(tài)存儲器中形成脈沖同時寫的執(zhí)行；第一控制緩沖器，緩沖從總線和動態(tài)存儲器控制部分產(chǎn)生的控制信號；第一地址緩沖器，緩沖從總線和動態(tài)存儲器控制部分產(chǎn)生的地址；第一數(shù)據(jù)緩沖器，緩沖從總線和動態(tài)存儲器控制部分產(chǎn)生的數(shù)據(jù)；
6.根據(jù)權(quán)利要求1所述的雙處理器設(shè)備，其特征在于每一處理器還包括第二控制緩沖器，緩沖從第一控制緩沖器輸出的控制信號，并把控制信號傳遞到相對的處理器，或緩沖從相對的處理器傳遞的地址和把地址傳遞到總線和動態(tài)存儲器控制部分；第二數(shù)據(jù)緩沖器，緩沖從第一數(shù)據(jù)緩沖器輸出的數(shù)據(jù)，并把數(shù)據(jù)傳遞到相對的處理器，或緩沖從相對的處理器傳遞的數(shù)據(jù)和把數(shù)據(jù)傳遞到存儲器。
7.根據(jù)權(quán)利要求5所述的雙處理器設(shè)備，其特征在于每一處理器還包括雙請求和響應(yīng)緩沖器，在總線和動態(tài)存儲器控制部分和相對的處理器之間緩沖和傳遞脈沖周期同時寫的請求和響應(yīng)信號。
8根據(jù)權(quán)利要求2所述的雙處理器設(shè)備，其特征在于每一處理器還包括識別模式和產(chǎn)生相應(yīng)控制信號的中央處理單元；動態(tài)存儲器的存儲模塊存儲數(shù)據(jù)；連接到具有總線和動態(tài)存儲器的中央處理單元的總線和動態(tài)存儲控制部分保持和實現(xiàn)脈沖周期，并在動態(tài)存儲器中形成脈沖同時寫的執(zhí)行；第一控制緩沖器，緩沖從總線和動態(tài)存儲器控制部分產(chǎn)生的控制信號；第一地址緩沖器，緩沖從總線和動態(tài)存儲器控制部分產(chǎn)生的地址；第一數(shù)據(jù)緩沖器，緩沖從總線和動態(tài)存儲器控制部分產(chǎn)生的數(shù)據(jù)；第二控制緩沖器，緩沖從第一控制緩沖器輸出的控制信號，并把控制信號傳遞到相對的處理器，或緩沖從相對的處理器傳遞的地址和把地址傳遞到總線和動態(tài)存儲器控制部分；第二數(shù)據(jù)緩沖器，緩沖從第一數(shù)據(jù)緩沖器輸出的數(shù)據(jù)，并把數(shù)據(jù)傳遞到相對的處理器，或緩沖從相對的處理器傳遞的數(shù)據(jù)和把數(shù)據(jù)傳遞到動態(tài)存儲器；雙請求和響應(yīng)緩沖器，在總線和動態(tài)存儲器控制部分和相對的處理器之間緩沖和傳遞脈沖周期同時寫的請求和響應(yīng)信號。
9.一種方法，包括處于工作模式的處理器的中央處理單元產(chǎn)生脈沖請求信號并提供允許用一個行地址選通信號和n列地址選通信號連續(xù)記錄n個數(shù)據(jù)塊的脈沖周期，以適應(yīng)在脈沖周期內(nèi)在處于工作模式的處理器內(nèi)n個數(shù)據(jù)塊在動態(tài)存儲器的存儲，并對每次執(zhí)行存儲的處于備用模式的處理器發(fā)送存儲的數(shù)據(jù)和相應(yīng)的地址，處于工作模式的處理器和處于備用模式的處理器至少是多個處理器中的兩個，其中一個處于工作模式而另一個處于備用模式，這個處于備用模式的處理器依據(jù)處于工作模式的處理器的控制來運行；從處于工作模式的處理器接收的雙請求信號和脈沖信號時，處于備用模式的處理器的中央處理單元識別同時寫的脈沖周期起點，根據(jù)處于工作模式的處理器接收的地址，存儲從相應(yīng)位置的工作模式的處理器接收的數(shù)據(jù)。
10.根據(jù)權(quán)利要求9所述的方法，其特征在于每次在處于備用模式的處理器存儲數(shù)據(jù)時，處于備用模式的處理器中總線和動態(tài)存儲器控制部分產(chǎn)生響應(yīng)信號并把響應(yīng)信號發(fā)送到處于工作模式的處理器。
11.根據(jù)權(quán)利要求9所述的方法，其特征在于每一處理器還包括由中央處理單元識別模式和產(chǎn)生相應(yīng)的控制信號；由動態(tài)存儲器的存儲模塊存儲數(shù)據(jù)；連接到具有總線和動態(tài)存儲器的中央處理單元的總線和動態(tài)存儲控制部分保持和實現(xiàn)脈沖周期，并在動態(tài)存儲器中形成脈沖同時寫的執(zhí)行；由第一控制緩沖器緩沖從總線和動態(tài)存儲器控制部分產(chǎn)生的控制信號；由第一地址緩沖器緩沖從總線和動態(tài)存儲器控制部分產(chǎn)生的地址；由第一數(shù)據(jù)緩沖器緩沖從總線和動態(tài)存儲器控制部分產(chǎn)生的數(shù)據(jù)；由第二控制緩沖器緩沖從第一控制緩沖器輸出的控制信號，并把控制信號傳遞到相對的處理器，或緩沖從相對的處理器傳遞的地址和把地址傳遞到總線和動態(tài)存儲器控制部分；由第二數(shù)據(jù)緩沖器緩沖從第一數(shù)據(jù)緩沖器輸出的數(shù)據(jù)，并把數(shù)據(jù)傳遞到相對的處理器，或緩沖從相對的處理器傳遞的數(shù)據(jù)和把數(shù)據(jù)傳遞到動態(tài)存儲器控制部分；雙請求和響應(yīng)緩沖器在總線和動態(tài)存儲器控制部分和相對的處理器之間緩沖和傳遞脈沖周期同時寫的請求和響應(yīng)信號。
12.根據(jù)權(quán)利要求10所述的方法，其特征在于每一處理器包括由中央處理單元識別模式和產(chǎn)生相應(yīng)的控制信號；由動態(tài)存儲器的存儲模塊存儲數(shù)據(jù)；連接到具有總線和動態(tài)存儲器的中央處理單元的總線和動態(tài)存儲控制部分保持和實現(xiàn)脈沖周期，并在動態(tài)存儲器中形成脈沖同時寫的執(zhí)行；由第一控制緩沖器緩沖從總線和動態(tài)存儲器控制部分產(chǎn)生的控制信號；由第一地址緩沖器緩沖從總線和動態(tài)存儲器控制部分產(chǎn)生的地址；由第一數(shù)據(jù)緩沖器緩沖從總線和動態(tài)存儲器控制部分產(chǎn)生的數(shù)據(jù)；由第二控制緩沖器緩沖從第一控制緩沖器輸出的控制信號，并把控制信號傳遞到相對的處理器，或緩沖從相對的處理器傳遞的地址和把地址傳遞到總線和動態(tài)存儲器控制部分；由第二數(shù)據(jù)緩沖器緩沖從第一數(shù)據(jù)緩沖器輸出的數(shù)據(jù)，并把數(shù)據(jù)傳遞到相對的處理器，或緩沖從相對的處理器傳遞的數(shù)據(jù)和把數(shù)據(jù)傳遞到動態(tài)存儲器控制部分；雙請求和響應(yīng)緩沖器在總線和動態(tài)存儲器控制部分和相對的處理器之間緩沖和傳遞脈沖周期同時寫的請求和響應(yīng)信號。
13.根據(jù)權(quán)利要求9所述的方法，其特征在于每一處理器包括由中央處理單元識別模式和產(chǎn)生相應(yīng)的控制信號；由動態(tài)存儲器的存儲模塊存儲數(shù)據(jù)；連接到具有總線和動態(tài)存儲器的中央處理單元的總線和動態(tài)存儲控制部分保持和實現(xiàn)脈沖周期，并在動態(tài)存儲器中形成脈沖同時寫的執(zhí)行；
14.根據(jù)權(quán)利要求13所述的方法，其特征在于包括由第一控制緩沖器緩沖從總線和動態(tài)存儲器控制部分產(chǎn)生的控制信號；由第一地址緩沖器緩沖從總線和動態(tài)存儲器控制部分產(chǎn)生的地址；由第一數(shù)據(jù)緩沖器緩沖從總線和動態(tài)存儲器控制部分產(chǎn)生的數(shù)據(jù)；
15.根據(jù)權(quán)利要求14所述的方法，其特征在于包括由第二控制緩沖器緩沖從第一控制緩沖器輸出的控制信號，把控制信號傳遞到相對的處理器，或緩沖從相對的處理器傳遞的地址和把地址傳遞到總線和動態(tài)存儲器控制部分；由第二數(shù)據(jù)緩沖器緩沖從第一數(shù)據(jù)緩沖器輸出的數(shù)據(jù)，并把數(shù)據(jù)傳遞到相對的處理器，或緩沖從相對的處理器傳遞的數(shù)據(jù)和把數(shù)據(jù)傳遞到動態(tài)存儲器。
16.根據(jù)權(quán)利要求14所述的方法，其特征在于包括在總線和動態(tài)存儲器控制部分和相對的處理器之間緩沖和傳遞脈沖周期同時寫請求和響應(yīng)信號。
17.一種設(shè)備，包括多個處理器中，至少一個處理器處于工作模式時，至少第二個處理器處于備用模式，處于備用模式的處理器依據(jù)處于工作模式的處理器的控制運行，處于工作模式的處理器的中央處理單元產(chǎn)生脈沖請求信號并提供允許用一個行地址選通信號和n列地址選通信號連續(xù)記錄n個數(shù)據(jù)塊的脈沖周期，以適應(yīng)在脈沖周期內(nèi)在處于工作模式的處理器內(nèi)n個數(shù)據(jù)塊在動態(tài)存儲器的存儲，并對每次執(zhí)行存儲的處于備用模式的處理器發(fā)送存儲的數(shù)據(jù)和相應(yīng)的地址；從處于工作模式的處理器接收雙請求的信號和脈沖信號時，備用模式的處理器的中央處理單元識別同時寫的脈沖周期起點，根據(jù)處于工作模式的處理器接收的地址，存儲從相應(yīng)位置的工作模式的處理器接收的數(shù)據(jù)。
18.根據(jù)權(quán)利要求17的設(shè)備，其特征在于在處于備用模式的處理器每次存儲數(shù)據(jù)時，在處于備用模式的處理器中總線和動態(tài)存儲器控制部分產(chǎn)生響應(yīng)信號并對處于工作模式的處理器發(fā)送響應(yīng)信號。
19.根據(jù)權(quán)利要求17的設(shè)備，其特征在于每一處理器包括識別模式和產(chǎn)生相應(yīng)控制信號的中央處理單元；動態(tài)存儲器存儲數(shù)據(jù)的存儲模塊；連接到具有總線和動態(tài)存儲器的中央處理單元的總線和動態(tài)存儲控制部分保持和實現(xiàn)脈沖周期，并在動態(tài)存儲器中形成脈沖同時寫的執(zhí)行；第一控制緩沖器，緩沖從總線和動態(tài)存儲器控制部分產(chǎn)生的控制信號；第一地址緩沖器，緩沖從總線和動態(tài)存儲器控制部分產(chǎn)生的地址；第一數(shù)據(jù)緩沖器，緩沖從總線和動態(tài)存儲器控制部分產(chǎn)生的數(shù)據(jù)；第二控制緩沖器，緩沖從第一控制緩沖器輸出的控制信號把控制信號傳遞到相對的處理器，或緩沖從相對的處理器傳遞的地址和把地址傳遞到總線和動態(tài)存儲器控制部分；第二數(shù)據(jù)緩沖器，緩沖從第一數(shù)據(jù)緩沖器輸出的數(shù)據(jù)把數(shù)據(jù)傳遞到相對的處理器，或緩沖從相對的處理器傳遞的數(shù)據(jù)和把數(shù)據(jù)傳遞到動態(tài)存儲器；雙請求和響應(yīng)緩沖器在總線和動態(tài)存儲器控制部分和相對的處理器之間緩沖和傳遞脈沖周期同時寫的請求和響應(yīng)信號。
20.根據(jù)權(quán)利要求17的設(shè)備，其特征在于每一處理器包括識別模式和產(chǎn)生相應(yīng)控制信號的中央處理單元；動態(tài)存儲器存儲數(shù)據(jù)的存儲模塊；連接到具有總線和動態(tài)存儲器的中央處理單元的總線和動態(tài)存儲控制部分保持和實現(xiàn)脈沖周期，并在動態(tài)存儲器中形成脈沖同時寫的執(zhí)行；第一控制緩沖器緩沖從總線和動態(tài)存儲器控制部分產(chǎn)生的控制信號；第一地址緩沖器緩沖從總線和動態(tài)存儲器控制部分產(chǎn)生的地址；第一數(shù)據(jù)緩沖器緩沖從總線和動態(tài)存儲器控制部分產(chǎn)生的數(shù)據(jù)；第二控制緩沖器緩沖從第一控制緩沖器輸出的控制信號把控制信號傳遞到相對的處理器，或緩沖從相對的處理器傳遞的地址和把地址傳遞到總線和動態(tài)存儲器控制部分；第二數(shù)據(jù)緩沖器緩沖從第一數(shù)據(jù)緩沖器輸出的數(shù)據(jù)把數(shù)據(jù)傳遞到相對的處理器，或緩沖從相對的處理器傳遞的數(shù)據(jù)和把數(shù)據(jù)傳遞到動態(tài)存儲器；雙請求和響應(yīng)緩沖器在總線和動態(tài)存儲器控制部分和相對的處理器之間緩沖和傳遞脈沖周期同時寫的請求和響應(yīng)信號。
全文摘要
雙處理器設(shè)備在包括兩個處理器的通信系統(tǒng)中能在脈沖周期內(nèi)同時寫數(shù)據(jù)，其中一個是處于工作模式時另一個處于備用模式。處于備用模式的處理器的運作依賴于處于工作模式的處理器的控制。在設(shè)備中，處于工作模式的處理器的中央處理單元產(chǎn)生雙請求的信號并提供由一個行地址選通信號和n列地址選通信號連續(xù)的記錄n個數(shù)據(jù)塊的脈沖周期，因此在脈沖周期內(nèi)在處理器內(nèi)的動態(tài)存儲器存儲n個數(shù)據(jù)塊并傳輸存儲的數(shù)據(jù)，在執(zhí)行存儲時時刻對應(yīng)備用模式的處理器的地址；如果從工作模式的處理器接收雙請求的信號和脈沖信號時，備用模式的處理器的中央處理單元識別同時寫的脈沖周期起點，存儲從與工作模式的處理器接收的地址一致的相應(yīng)位置的工作模式的處理器接收的數(shù)據(jù)。此設(shè)備加強了可靠性，并改進關(guān)于用于很高速通信網(wǎng)的常規(guī)處理器控制器、或雙化用于各種通信網(wǎng)的主控制器的數(shù)據(jù)通信要求的性能。
文檔編號G06F12/00GK1455545SQ0311011
公開日2003年11月12日 申請日期2003年4月10日 優(yōu)先權(quán)日2002年4月29日
發(fā)明者樸柱龍, 崔炳求 申請人:三星電子株式會社