專利名稱：從二次存儲(chǔ)介質(zhì)讀出數(shù)據(jù)并寫入一次存儲(chǔ)介質(zhì)的微機(jī)系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種根據(jù)主設(shè)備的要求而從存儲(chǔ)介質(zhì)讀出和輸出數(shù)據(jù)的微機(jī)系統(tǒng)，特別涉及一種能向主設(shè)備高速輸出數(shù)據(jù)的微機(jī)系統(tǒng)及其數(shù)據(jù)存取的方法。


圖1是用以說(shuō)明主設(shè)備和MDIO接口之間數(shù)據(jù)傳送的圖。主設(shè)備與帶有MDIO接口的多個(gè)系統(tǒng)(下面簡(jiǎn)單稱作系統(tǒng))連接，對(duì)多個(gè)系統(tǒng)分別給予不同的端口地址。另外系統(tǒng)中所包含的存儲(chǔ)介質(zhì)被分為約數(shù)十個(gè)字的多個(gè)區(qū)域，對(duì)各區(qū)域分別給予不同的設(shè)備地址。通過(guò)端口地址和設(shè)備地址的發(fā)送，主設(shè)備能夠選擇系統(tǒng)和系統(tǒng)中所包含的存儲(chǔ)介質(zhì)的區(qū)域，并在所要的區(qū)域存取。
如主設(shè)備從系統(tǒng)讀出數(shù)據(jù)，則主設(shè)備向系統(tǒng)發(fā)送表示數(shù)據(jù)讀出的命令碼101、端口地址102和設(shè)備地址103。各個(gè)系統(tǒng)參照端口地址102，判斷是否是對(duì)本系統(tǒng)的存取。如果是對(duì)本系統(tǒng)的存取，則參照設(shè)備地址103，從對(duì)應(yīng)于其設(shè)備地址103的存儲(chǔ)介質(zhì)的區(qū)域讀出數(shù)據(jù)105，并向主設(shè)備發(fā)送。主設(shè)備發(fā)送設(shè)備地址103后，在經(jīng)過(guò)周轉(zhuǎn)時(shí)間104之前必須取得數(shù)據(jù)105。該周轉(zhuǎn)時(shí)間104通常規(guī)定為兩個(gè)周期。例如如果使用的是2MHz的時(shí)鐘，則系統(tǒng)必須在1μs內(nèi)將數(shù)據(jù)105返回到主設(shè)備。
另外，如主設(shè)備將數(shù)據(jù)寫入系統(tǒng)內(nèi)的存儲(chǔ)介質(zhì)，則主設(shè)備依次發(fā)送表示數(shù)據(jù)寫入的命令碼101、端口地址102、設(shè)備地址103和數(shù)據(jù)105，與端口地址102對(duì)應(yīng)的系統(tǒng)將數(shù)據(jù)105寫入存儲(chǔ)介質(zhì)的與設(shè)備地址103對(duì)應(yīng)的區(qū)域。
如上所述，主設(shè)備發(fā)送設(shè)備地址103后，系統(tǒng)必須在周轉(zhuǎn)時(shí)間104內(nèi)將數(shù)據(jù)105返回到主設(shè)備。因此系統(tǒng)內(nèi)的微機(jī)在接收設(shè)備地址103之后，由于來(lái)不及從存儲(chǔ)介質(zhì)讀出數(shù)據(jù)并發(fā)送到主設(shè)備，因此存在必須采用特殊的硬件來(lái)完成這項(xiàng)工作的問(wèn)題。
本發(fā)明的另一個(gè)目的是提供一種能提高系統(tǒng)通用性的微機(jī)系統(tǒng)。
依據(jù)本發(fā)明一個(gè)方面的微機(jī)系統(tǒng)包括一次存儲(chǔ)介質(zhì)；容量大于一次存儲(chǔ)介質(zhì)的二次存儲(chǔ)介質(zhì)，與外部之間進(jìn)行數(shù)據(jù)收發(fā)的接口，以及在接口從外部接收到上位地址的時(shí)刻從二次存儲(chǔ)介質(zhì)讀出對(duì)應(yīng)于上位地址的數(shù)據(jù)并寫入一次存儲(chǔ)介質(zhì)的處理器；在接口從外部接收到下位地址的時(shí)刻，將一次存儲(chǔ)介質(zhì)中儲(chǔ)存的對(duì)應(yīng)于下位地址的數(shù)據(jù)向外部發(fā)送。
由于接口在從外部接收下位地址時(shí)刻將對(duì)應(yīng)于一次存儲(chǔ)介質(zhì)中儲(chǔ)存的下位地址的數(shù)據(jù)向外部發(fā)送，因此在接收最下位地址后，能夠在短暫的時(shí)間內(nèi)向外部發(fā)送數(shù)據(jù)。
依據(jù)本發(fā)明的另一方面的微機(jī)系統(tǒng)包括一次存儲(chǔ)介質(zhì)，與外部之間進(jìn)行數(shù)據(jù)收發(fā)的接口，以及處理器；接口在從外部接收到上位地址的時(shí)刻處理器從設(shè)置在微機(jī)系統(tǒng)外部的二次存儲(chǔ)介質(zhì)讀出對(duì)應(yīng)于上位地址的數(shù)據(jù)并寫入一次存儲(chǔ)介質(zhì)，接口在從外部接收到下位地址的時(shí)刻將對(duì)應(yīng)于一次存儲(chǔ)介質(zhì)中儲(chǔ)存的下位地址的數(shù)據(jù)向外部發(fā)送。
由于接口在從外部接收到下位地址時(shí)刻將對(duì)應(yīng)于一次存儲(chǔ)介質(zhì)中儲(chǔ)存的下位地址的數(shù)據(jù)向外部發(fā)送，因此在接收到最下位地址后，可在短暫的時(shí)間內(nèi)向外部發(fā)送數(shù)據(jù)。另外，因?yàn)槎未鎯?chǔ)介質(zhì)設(shè)置在微機(jī)系統(tǒng)的外部，所以能夠按照系統(tǒng)決定二次存儲(chǔ)介質(zhì)的容量和存取速度等，這使得提高微機(jī)系統(tǒng)的通用性成為可能。
圖2是表示本發(fā)明的實(shí)施例1中微機(jī)系統(tǒng)的概略結(jié)構(gòu)的框圖。
圖3是表示微機(jī)系統(tǒng)1內(nèi)的串行外部接口10的概略結(jié)構(gòu)的框圖。
圖4是用以說(shuō)明本發(fā)明實(shí)施例1中微機(jī)系統(tǒng)處理程序的流程圖。
圖5是表示本發(fā)明的實(shí)施例2中微機(jī)系統(tǒng)的概略結(jié)構(gòu)的框圖。
圖6是表示本發(fā)明的實(shí)施例3中微機(jī)系統(tǒng)的概略結(jié)構(gòu)的框圖。
圖7是表示本發(fā)明的實(shí)施例4中微機(jī)系統(tǒng)的概略結(jié)構(gòu)的框圖。
一次存儲(chǔ)介質(zhì)14由能高速存取的小容量寄存器、SRAM(StaticRandom Access Memory靜態(tài)隨機(jī)存取存儲(chǔ)器)等構(gòu)成。
二次存儲(chǔ)介質(zhì)22由DRAM(Dynamic Random Access Memory動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)、SRAM等易失性存儲(chǔ)器以及掩膜ROM(Read OnlyMemory只讀存儲(chǔ)器)、閃速存儲(chǔ)器等非易失性存儲(chǔ)器構(gòu)成。使用閃速存儲(chǔ)器等可重寫的非易失性存儲(chǔ)器時(shí)，由于在發(fā)生瞬時(shí)停電等事故時(shí)也能保存數(shù)據(jù)，同時(shí)在電源斷開(kāi)時(shí)也能保存數(shù)據(jù)，因此可以重寫適當(dāng)?shù)臄?shù)據(jù)而更新為最新數(shù)據(jù)，從而在恢復(fù)時(shí)能夠以最新的狀態(tài)再啟動(dòng)。
而在使用DRAM、SRAM等易失性存儲(chǔ)器的場(chǎng)合，與非易失性存儲(chǔ)器相比，由于能高速存取，所以能高速進(jìn)行從二次存儲(chǔ)介質(zhì)22到一次存儲(chǔ)介質(zhì)14的數(shù)據(jù)傳送，這對(duì)于時(shí)鐘頻率高的接口是有效的。
圖3是表示微機(jī)系統(tǒng)1內(nèi)的串行外部接口10的概略結(jié)構(gòu)的框圖。串行外部接口10包括將從主設(shè)備2內(nèi)的串行外部接口20接收的串行數(shù)據(jù)變換為并行數(shù)據(jù)和將從一次存儲(chǔ)介質(zhì)14讀出的數(shù)據(jù)變換為串行數(shù)據(jù)并發(fā)送到主設(shè)備2內(nèi)的串行外部接口20的I/O(輸入/輸出)接口11，對(duì)從I/O接口11接收的端口地址進(jìn)行解碼的端口地址解碼器12，對(duì)從I/O接口11接收的設(shè)備地址進(jìn)行解碼的設(shè)備地址解碼器13，以及一次存儲(chǔ)介質(zhì)14。
I/O接口11一旦接收到來(lái)自主設(shè)備2的命令碼101，就將命令碼101解碼，并將解碼結(jié)果輸出到CPU 21。另外I/O接口11一旦接收到來(lái)自主設(shè)備2的端口地址102，就通過(guò)內(nèi)部總線16將端口地址102輸出到端口地址解碼器12。端口地址解碼器12將端口地址102解碼，解碼結(jié)果通過(guò)內(nèi)部總線17輸出到CPU 21。另外，I/O接口11一旦接收到來(lái)自主設(shè)備2的設(shè)備地址103，就通過(guò)內(nèi)部總線16將設(shè)備地址103輸出到設(shè)備地址解碼器13。設(shè)備地址解碼器13將設(shè)備地址103解碼，并將解碼結(jié)果通過(guò)內(nèi)部總線17輸出到一次存儲(chǔ)介質(zhì)14。
圖4是用以說(shuō)明本發(fā)明實(shí)施例1中微機(jī)系統(tǒng)處理程序的流程圖。此流程圖表示主設(shè)備2從微機(jī)系統(tǒng)1內(nèi)的端口地址解碼器12讀出數(shù)據(jù)時(shí)的處理程序。I/O接口11一旦接收到表示從主設(shè)備2讀出數(shù)據(jù)的命令碼101，就接收其后的端口地址102，并將它輸出到端口地址解碼器12(S1)。
如圖2的①所示，端口地址解碼器12將從I/O接口11接收的端口地址102解碼，并將該解碼結(jié)果輸出到CPU 21。CPU 21對(duì)從端口地址解碼器12接收的解碼結(jié)果是否與二次存儲(chǔ)介質(zhì)22相符合進(jìn)行判定(S2)。如果解碼結(jié)果不與二次存儲(chǔ)介質(zhì)22(S2，No)相符合，則返回步驟S1，再次等待指定端口地址102。
如果解碼結(jié)果與二次存儲(chǔ)介質(zhì)22相符合(S2，Yes)，則如圖2的②所示，CPU 21從二次存儲(chǔ)介質(zhì)22讀出對(duì)應(yīng)于端口地址102的所有設(shè)備地址的數(shù)據(jù)，通過(guò)內(nèi)部總線17寫入一次存儲(chǔ)介質(zhì)14(S3)。如果I/O接口11接著接收到設(shè)備地址103，則將設(shè)備地址103輸出到設(shè)備地址解碼器13(S4)。設(shè)備地址解碼器13將設(shè)備地址103解碼，并將該解碼結(jié)果輸出到一次存儲(chǔ)介質(zhì)14，如圖2的③所示，使對(duì)應(yīng)于設(shè)備地址103的數(shù)據(jù)輸出到一次存儲(chǔ)介質(zhì)14(S5)。I/O接口11將從一次存儲(chǔ)介質(zhì)14接收的數(shù)據(jù)變換為串行數(shù)據(jù)，通過(guò)串行總線15發(fā)送到主設(shè)備2。
另外，在以上的說(shuō)明中，端口地址解碼器12將端口地址102解碼，CPU 21根據(jù)該解碼結(jié)果從二次存儲(chǔ)介質(zhì)22讀出對(duì)應(yīng)于端口地址102的所有設(shè)備地址的數(shù)據(jù)，并將該數(shù)據(jù)寫入一次存儲(chǔ)介質(zhì)14；但是也可以這樣，在端口地址解碼器12將端口地址102解碼的同時(shí)，設(shè)備地址解碼器13將設(shè)備地址103的上位地址解碼，CPU 21根據(jù)端口地址102和設(shè)備地址103的上位地址的解碼結(jié)果，從二次存儲(chǔ)介質(zhì)22讀出與端口地址102和設(shè)備地址103的上位地址對(duì)應(yīng)的所有數(shù)據(jù)，并將這些數(shù)據(jù)寫入一次存儲(chǔ)介質(zhì)14。在這種場(chǎng)合，設(shè)備地址解碼器13將設(shè)備地址103的下位地址的解碼結(jié)果輸出到一次存儲(chǔ)介質(zhì)14，并使一次存儲(chǔ)介質(zhì)14將與設(shè)備地址103的下位地址對(duì)應(yīng)的數(shù)據(jù)輸出。
另外，在本實(shí)施例中雖然對(duì)具有端口地址102和設(shè)備地址103的二級(jí)地址結(jié)構(gòu)的情況進(jìn)行了說(shuō)明，但對(duì)于具有三級(jí)以上地址結(jié)構(gòu)的情況也同樣能實(shí)現(xiàn)微機(jī)系統(tǒng)。這樣通過(guò)增加地址的分級(jí)結(jié)構(gòu)，可以減少一次存儲(chǔ)介質(zhì)14的容量，從而可以減少功耗與電路規(guī)模。
如上所述，依據(jù)本實(shí)施例中的微機(jī)系統(tǒng)，由于在確定了二次存儲(chǔ)介質(zhì)22的上位地址(端口地址102)的時(shí)刻，從二次存儲(chǔ)介質(zhì)22讀出與之對(duì)應(yīng)的所有設(shè)備地址的數(shù)據(jù)并寫入一次存儲(chǔ)介質(zhì)14，而在確定了二次存儲(chǔ)介質(zhì)22的下位地址(設(shè)備地址103)的時(shí)刻，從一次存儲(chǔ)介質(zhì)14讀出與之對(duì)應(yīng)的數(shù)據(jù)并發(fā)送到主設(shè)備，因此能在接收最下位地址后約一個(gè)周期內(nèi)，將對(duì)應(yīng)的數(shù)據(jù)發(fā)送到主設(shè)備2。所以即使采用CPU 21進(jìn)行軟件處理，也能在周轉(zhuǎn)時(shí)間內(nèi)將指定的數(shù)據(jù)返回到主設(shè)備2。
并且，由于包含CPU的微機(jī)系統(tǒng)可以由一片芯片構(gòu)成，因此能夠廉價(jià)地實(shí)現(xiàn)接口。另外由于微機(jī)系統(tǒng)內(nèi)包含CPU，所以控制CPU的其它周邊回路也可以內(nèi)含在同一芯片中，從而可設(shè)計(jì)擴(kuò)充性和柔軟性優(yōu)良的系統(tǒng)。另外通過(guò)改變CPU所執(zhí)行的程序，就能實(shí)現(xiàn)適應(yīng)各種規(guī)格的接口。
本實(shí)施例中微機(jī)系統(tǒng)30與圖2所示的實(shí)施例1中微機(jī)系統(tǒng)1相比，區(qū)別僅僅在于微機(jī)系統(tǒng)30和主設(shè)備40之間的數(shù)據(jù)是并行傳送。所以不再就重復(fù)的結(jié)構(gòu)和功能作詳細(xì)說(shuō)明。
并行外部接口23一旦接收到表示從主設(shè)備40讀出數(shù)據(jù)的命令碼101，就接收其后的端口地址102并進(jìn)行解碼。于是，如圖5的①所示，該解碼的結(jié)果被輸出到CPU 21。如果從并行外部接口23接收的解碼結(jié)果與二次存儲(chǔ)介質(zhì)22相符合，則如圖5的②所示，CPU 21從二次存儲(chǔ)介質(zhì)22讀出對(duì)應(yīng)于端口地址102的所有設(shè)備地址的數(shù)據(jù)，并寫入一次存儲(chǔ)介質(zhì)14。
如并行外部接口23繼續(xù)接收設(shè)備地址103，則將設(shè)備地址103解碼，并將該解碼結(jié)果輸出到一次存儲(chǔ)介質(zhì)14，如圖5的③所示，讓一次存儲(chǔ)介質(zhì)14將對(duì)應(yīng)于設(shè)備地址103的數(shù)據(jù)輸出。并行外部接口23將從一次存儲(chǔ)介質(zhì)14接收到的數(shù)據(jù)以并行數(shù)據(jù)的形式發(fā)送給主設(shè)備40。
如上所述，依據(jù)本實(shí)施例中微機(jī)系統(tǒng)，由于可以在微機(jī)系統(tǒng)30和主設(shè)備40之間并行地進(jìn)行數(shù)據(jù)傳送，因此除了實(shí)施例1中所說(shuō)明的效果之外，還可以減少數(shù)據(jù)傳送所需的時(shí)間。
實(shí)施例3圖6是表示本發(fā)明的實(shí)施例3中微機(jī)系統(tǒng)的概略結(jié)構(gòu)的框圖。該微機(jī)系統(tǒng)50包括與主設(shè)備2內(nèi)串行外部接口20之間進(jìn)行串行收發(fā)數(shù)據(jù)的串行外部接口10，以及控制整個(gè)微機(jī)系統(tǒng)50的CPU 21。并且，串行外部接口10包含能暫時(shí)存儲(chǔ)從設(shè)置在微機(jī)系統(tǒng)50外部的二次存儲(chǔ)介質(zhì)28讀出的數(shù)據(jù)的、具有高速存取速度的一次存儲(chǔ)介質(zhì)14。
本實(shí)施例中微機(jī)系統(tǒng)50與圖2所示的實(shí)施例1中微機(jī)系統(tǒng)相比，區(qū)別僅僅在于二次存儲(chǔ)介質(zhì)28設(shè)置在微機(jī)系統(tǒng)50的外部。所以不再就重復(fù)的結(jié)構(gòu)和功能作詳細(xì)說(shuō)明。
設(shè)置在微機(jī)系統(tǒng)50外部的二次存儲(chǔ)介質(zhì)28可以采用DRAM、SRAM等易失性存儲(chǔ)器，以及掩膜ROM、閃速存儲(chǔ)器等非易失性存儲(chǔ)器。在使用閃速存儲(chǔ)器等可重寫的非易失性存儲(chǔ)器的場(chǎng)合，由于在發(fā)生瞬時(shí)停電等事故時(shí)也能保存數(shù)據(jù)，因此可通過(guò)重寫適合的數(shù)據(jù)更新為最新的數(shù)據(jù)，在恢復(fù)時(shí)以最新的狀態(tài)再啟動(dòng)。
而在使用DRAM、SRAM等易失性存儲(chǔ)器的場(chǎng)合，與非易失性存儲(chǔ)器相比，由于能高速存取，所以能高速進(jìn)行從二次存儲(chǔ)介質(zhì)28到一次存儲(chǔ)介質(zhì)14的數(shù)據(jù)傳送，對(duì)于時(shí)鐘頻率高的接口是有效的。
串行外部接口10一旦接收到表示從主設(shè)備2讀出數(shù)據(jù)的命令碼101，就接收其后的端口地址102，并進(jìn)行解碼。而如圖6的①所示，該解碼結(jié)果被輸出給CPU 21。如果從串行外部接口10接收的解碼結(jié)果與二次存儲(chǔ)介質(zhì)28相符合，則如圖6的②所示，CPU 21從設(shè)置在外部的二次存儲(chǔ)介質(zhì)28讀出對(duì)應(yīng)于端口地址102的所有設(shè)備地址的數(shù)據(jù)，并寫入一次存儲(chǔ)介質(zhì)14。
如串行外部接口10接著接收到設(shè)備地址103，則將設(shè)備地址103解碼，該解碼結(jié)果被輸出到一次存儲(chǔ)介質(zhì)14，并且如圖6的③所示，使一次存儲(chǔ)介質(zhì)14將對(duì)應(yīng)于設(shè)備地址103的數(shù)據(jù)輸出。串行外部接口10將從一次存儲(chǔ)介質(zhì)14接收到的數(shù)據(jù)變換為串行數(shù)據(jù)后發(fā)送給主設(shè)備2。
如上所述，依據(jù)本實(shí)施例中微機(jī)系統(tǒng)，由于二次存儲(chǔ)介質(zhì)28設(shè)置在微機(jī)系統(tǒng)50的外部，除了實(shí)施例1中所說(shuō)明的效果以外，還具有這樣的效果，即能夠連接具有任何容量和存取速度的存儲(chǔ)介質(zhì)，從而能夠提高微機(jī)系統(tǒng)的通用性。
圖7是表示本發(fā)明的實(shí)施例4中微機(jī)系統(tǒng)的概略結(jié)構(gòu)的框圖。該微機(jī)系統(tǒng)60包括與主設(shè)備40內(nèi)的并行外部接口41之間并行地進(jìn)行數(shù)據(jù)收發(fā)的并行外部接口23，以及控制整個(gè)微機(jī)系統(tǒng)60的CPU21。并且，并行外部接口23包含能暫時(shí)存儲(chǔ)從設(shè)置在微機(jī)系統(tǒng)60外部的二次存儲(chǔ)介質(zhì)28讀出的數(shù)據(jù)的、具有高存取速度的一次存儲(chǔ)介質(zhì)14。
本實(shí)施例中微機(jī)系統(tǒng)60與圖6所示的實(shí)施例3中微機(jī)系統(tǒng)50相比，區(qū)別僅僅在于微機(jī)系統(tǒng)60和主設(shè)備40之間數(shù)據(jù)傳送的并行進(jìn)行。因此，不再就重復(fù)的結(jié)構(gòu)和功能作詳細(xì)說(shuō)明。
并行外部接口23一旦接收到表示從主設(shè)備40讀出數(shù)據(jù)的命令碼101，就接收其后的端口地址102。如圖7的①所示，該解碼的結(jié)果被輸出到CPU 21。如果從并行外部接口23接收的解碼結(jié)果與二次存儲(chǔ)介質(zhì)28相符合，則如圖7的②所示，CPU 21從設(shè)置在外部的二次存儲(chǔ)介質(zhì)28讀出對(duì)應(yīng)于端口地址102的所有設(shè)備地址的數(shù)據(jù)，并寫入一次存儲(chǔ)介質(zhì)14。
如并行外部接口23接著接收到設(shè)備地址103，則將設(shè)備地址103解碼，該解碼結(jié)果輸出給一次存儲(chǔ)介質(zhì)14，并如圖7的③所示，讓一次存儲(chǔ)介質(zhì)14將對(duì)應(yīng)于設(shè)備地址103的數(shù)據(jù)輸出。并行外部接口23將從一次存儲(chǔ)介質(zhì)14接收到的數(shù)據(jù)以并行數(shù)據(jù)的形式發(fā)送給主設(shè)備40。
如上所述，依據(jù)本實(shí)施例中微機(jī)系統(tǒng)，除了實(shí)施例3中所說(shuō)明的效果以外，由于微機(jī)系統(tǒng)60和主設(shè)備40之間的數(shù)據(jù)傳送可以并行進(jìn)行，還可以減少數(shù)據(jù)傳送所需的時(shí)間。
權(quán)利要求
1.一種微機(jī)系統(tǒng)，其中包括一次存儲(chǔ)介質(zhì)，容量大于一次存儲(chǔ)介質(zhì)的二次存儲(chǔ)介質(zhì)，與外部之間進(jìn)行數(shù)據(jù)收發(fā)的接口，以及在所述接口從外部接收到上位地址的時(shí)刻，從所述二次存儲(chǔ)介質(zhì)讀出對(duì)應(yīng)于所述上位地址的數(shù)據(jù)并將它寫入所述一次存儲(chǔ)介質(zhì)的處理器；所述接口在從外部接收到下位地址的時(shí)刻，將與所述一次存儲(chǔ)介質(zhì)中儲(chǔ)存的所述下位地址對(duì)應(yīng)的數(shù)據(jù)向外部發(fā)送。
2.如權(quán)利要求1所述的微機(jī)系統(tǒng)，其特征在于所述接口與外部之間串行地進(jìn)行數(shù)據(jù)收發(fā)。
3.如權(quán)利要求1所述的微機(jī)系統(tǒng)，其特征在于所述接口與外部之間并行地進(jìn)行數(shù)據(jù)收發(fā)。
4.如權(quán)利要求1所述的微機(jī)系統(tǒng)，其特征在于所述接口包括對(duì)從外部接收的端口地址進(jìn)行解碼并將解碼結(jié)果輸出給所述處理器的端口地址解碼器，以及將從外部接收到的設(shè)備地址解碼并將解碼結(jié)果輸出給所述一次存儲(chǔ)介質(zhì)的設(shè)備地址解碼器。
5.如權(quán)利要求1所述的微機(jī)系統(tǒng)，其特征在于所述一次存儲(chǔ)介質(zhì)由能高速存取的小容量寄存器構(gòu)成，所述二次存儲(chǔ)介質(zhì)由存取速度低于所述一次存儲(chǔ)介質(zhì)的大容量的非易失性存儲(chǔ)器構(gòu)成。
6.如權(quán)利要求1所述的微機(jī)系統(tǒng)，其特征在于所述一次存儲(chǔ)介質(zhì)由能高速存取的小容量寄存器構(gòu)成，所述二次存儲(chǔ)介質(zhì)由存取速度低于所述一次存儲(chǔ)介質(zhì)的大容量的易失性存儲(chǔ)器構(gòu)成。
7.一種微機(jī)系統(tǒng)，其中包括一次存儲(chǔ)介質(zhì)，與外部之間進(jìn)行數(shù)據(jù)收發(fā)的接口，以及處理器；所述接口在從外部接收上位地址的時(shí)刻，所述處理器從設(shè)置在所述微機(jī)系統(tǒng)外部的二次存儲(chǔ)介質(zhì)讀出對(duì)應(yīng)于所述上位地址的數(shù)據(jù)并將它寫入所述一次存儲(chǔ)介質(zhì)，所述接口在從外部接收下位地址的時(shí)刻，將與所述一次存儲(chǔ)介質(zhì)中儲(chǔ)存的所述下位地址對(duì)應(yīng)的數(shù)據(jù)向外部發(fā)送。
8.如權(quán)利要求7所述的微機(jī)系統(tǒng)，其特征在于所述接口與外部之間串行地進(jìn)行數(shù)據(jù)收發(fā)。
9.如權(quán)利要求7所述的微機(jī)系統(tǒng)，其特征在于所述接口與外部之間并行地進(jìn)行數(shù)據(jù)收發(fā)。
10.如權(quán)利要求7所述的微機(jī)系統(tǒng)，其特征在于所述接口包括將從外部接收到的端口地址解碼并將解碼結(jié)果輸出給所述處理器的端口地址解碼器，以及將從外部接收到的設(shè)備地址解碼并將解碼結(jié)果輸出給所述一次存儲(chǔ)介質(zhì)的設(shè)備地址解碼器。
11.如權(quán)利要求7所述的微機(jī)系統(tǒng)，其特征在于所述一次存儲(chǔ)介質(zhì)由能高速存取的小容量寄存器構(gòu)成，所述二次存儲(chǔ)介質(zhì)由存取速度低于所述一次存儲(chǔ)介質(zhì)的大容量的非易失性存儲(chǔ)器構(gòu)成。
12.如權(quán)利要求7所述的微機(jī)系統(tǒng)，其特征在于所述一次存儲(chǔ)介質(zhì)由能高速存取的小容量寄存器構(gòu)成，所述二次存儲(chǔ)介質(zhì)由存取速度低于所述一次存儲(chǔ)介質(zhì)的大容量的易失性存儲(chǔ)器構(gòu)成。
全文摘要
串行外部接口(10)在從主設(shè)備(2)接收到端口地址的時(shí)刻，CPU(21)從二次存儲(chǔ)介質(zhì)(22)讀出對(duì)應(yīng)于端口地址的所有設(shè)備地址的數(shù)據(jù)，并將該數(shù)據(jù)寫入一次存儲(chǔ)介質(zhì)(14)。串行外部接口(10)在從主設(shè)備(2)接收到設(shè)備地址的時(shí)刻，將與一次存儲(chǔ)介質(zhì)(14)中儲(chǔ)存的設(shè)備地址對(duì)應(yīng)的數(shù)據(jù)發(fā)送給主設(shè)備(2)。因此在接收最下位地址后，能夠在短暫的時(shí)間內(nèi)向主設(shè)備(2)發(fā)送數(shù)據(jù)。
文檔編號(hào)G06F3/00GK1434385SQ0310296
公開(kāi)日2003年8月6日 申請(qǐng)日期2003年1月22日 優(yōu)先權(quán)日2002年1月22日
發(fā)明者森脅升平, 畔川善郁, 千葉修 申請(qǐng)人:三菱電機(jī)株式會(huì)社