專利名稱：演算裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及演算裝置，尤其涉及關(guān)于輸出按照輸入條件之演算結(jié)果的演算裝置。
背景技術(shù)：
一般演算裝置內(nèi)藏演算器，對(duì)于輸入值依照按照演算之程序使演算器動(dòng)作，得到輸出值。
可是，一般的演算裝置，因需要依照程序重復(fù)和演算式對(duì)應(yīng)之演算，演算慢。
例如，以往在程序等處理CASE陳述的情況，用CPU暫時(shí)比較條件陳述，檢查和輸入是否一致后，使得輸出一致的結(jié)果。因而，在有n個(gè)條件的情況，最多需要比較n次條件陳述。
因而，以往使用程序的演算方法，因需要用CPU依次執(zhí)行CASE陳述等，有處理時(shí)間變長(zhǎng)等缺點(diǎn)。尤其，在條件式上無(wú)一貫性的CASE陳述一再重復(fù)時(shí)，條件分支所需的比較演算次數(shù)變多，具有處理速度大幅度降低等缺點(diǎn)。
本發(fā)明鑒于上述之缺點(diǎn)，其目的在于提供可將處理速度高速化的演算裝置。

發(fā)明內(nèi)容
本發(fā)明的演算裝置，輸出和輸入值對(duì)應(yīng)之演算結(jié)果，其特征在于包括記憶手段，令該輸入值和地址對(duì)應(yīng)，在該地址之資料記憶和該輸入值對(duì)應(yīng)之演算結(jié)果；及控制裝置，和演算同步的改寫(xiě)該記憶裝置。
若依據(jù)本發(fā)明，借著在地址上輸入輸入值，因可馬上輸出演算結(jié)果，可將處理速度高速化。又，因和演算同步的改寫(xiě)演算結(jié)果，以小的記憶容量可應(yīng)付多樣的演算式。
又，本發(fā)明的演算裝置，在輸出按照地址之資料的記憶子段，令記憶令輸入和地址對(duì)應(yīng)、令輸出和資料對(duì)應(yīng)之演算式，依照演算式之出現(xiàn)頻次，選擇令記憶之演算式，令記憶手段記憶。
若依據(jù)本發(fā)明，因按照頻次令記憶體記憶演算式，利用學(xué)習(xí)所選擇之演算式可執(zhí)行演算處理。


圖1是本發(fā)明實(shí)施例1之方塊構(gòu)造圖。
圖2是本發(fā)明實(shí)施例1之輸入值之資料構(gòu)造圖。
圖3是本發(fā)明實(shí)施例1之表之資料構(gòu)造圖。
圖4是本發(fā)明實(shí)施例1之記憶體之資料構(gòu)造圖。
圖5是本發(fā)明實(shí)施例1之讀出控制模組之處理流程圖。
圖6是本發(fā)明實(shí)施例1之寫(xiě)入控制模組之處理流程圖。
圖7是用以說(shuō)明本發(fā)明實(shí)施例1之運(yùn)用例之圖。
圖8是本發(fā)明實(shí)施例2之方塊構(gòu)造圖。
圖9是用以說(shuō)明本發(fā)明實(shí)施例2之運(yùn)用例之圖。
圖10是本發(fā)明之適用例之方塊圖。
圖11是本發(fā)明實(shí)施例3之方塊構(gòu)造圖。
圖12是本發(fā)明實(shí)施例3之驅(qū)動(dòng)器之功能方塊圖。
圖13是本發(fā)明實(shí)施例3之演算式表之資料構(gòu)造圖。
圖14是本發(fā)明實(shí)施例3之統(tǒng)計(jì)表之資料構(gòu)造圖。
圖15是本發(fā)明實(shí)施例3之演算板之方塊構(gòu)造圖。
圖16是本發(fā)明實(shí)施例3之記憶體之資料構(gòu)造圖。
圖17是本發(fā)明實(shí)施例3之監(jiān)視處理之流程圖。
圖18是本發(fā)明實(shí)施例3之學(xué)習(xí)處理之流程圖。
圖19是本發(fā)明實(shí)施例3之資料更新處理之流程圖。
圖20是本發(fā)明實(shí)施例3之推論處理之流程圖。
圖21是本發(fā)明實(shí)施例3之推論處理之流程圖。
圖22是本發(fā)明實(shí)施例3之插值處理之流程圖。
圖23是本發(fā)明實(shí)施例3之近似處理之流程圖。
圖24是本發(fā)明實(shí)施例3之固定處理之流程圖。
圖25是本發(fā)明實(shí)施例3之旁通處理之流程圖。
圖26是表示本發(fā)明實(shí)施例3之回授處理之流程圖。
圖27是本發(fā)明實(shí)施例3之演算板之變形例之方塊構(gòu)造圖。
圖28是本發(fā)明實(shí)施例3之演算板之別的變形例之方塊構(gòu)造圖。
具體實(shí)施例方式
圖1表示本發(fā)明實(shí)施例1之方塊構(gòu)造圖。
本實(shí)施例的演算裝置1由記憶體2、寫(xiě)入控制模組3、讀出控制模組4以及表5構(gòu)成。本實(shí)施例的演算裝置1每輸入輸入值就發(fā)出重新架構(gòu)命令，記憶體2依據(jù)表5重映像(Remap)。此時(shí)，利用寫(xiě)入控制模組3及讀出控制模組4按照輸入值抑制重新架構(gòu)命令，使得禁止重映像(Remap)。
記憶體2由RAM等自由讀寫(xiě)之記憶體構(gòu)成。在記憶體2利用寫(xiě)入控制模組3寫(xiě)入演算結(jié)果，利用讀出控制模組4讀出所記憶之演算結(jié)果。
寫(xiě)入控制模組3依照來(lái)自讀出控制模組4之指示自表5讀出演算結(jié)果后，儲(chǔ)存于記憶體2。
供給讀出控制模組4自輸入瑞于Tin輸入演算式之輸入值。將輸入值作為記憶體2之地址供給讀出控制模組4。記憶體2將和來(lái)自讀出控制模組4之地址對(duì)應(yīng)之資料作為演算結(jié)果讀出。
此外，寫(xiě)入控制模組3及讀出控制模組4用程序構(gòu)成，儲(chǔ)存于裝載本實(shí)施例之演算裝置之電腦。又，在永久性記憶裝置形成表5。
在此，詳細(xì)說(shuō)明輸入值。
圖2表示本發(fā)明實(shí)施例1之輸入值之資料構(gòu)造圖。
輸入值和記憶體2之地址一致。輸入值例如由上階地址ADDi0及下階地址ADD0j構(gòu)成。讀出控制模組4將輸入值之下階地址ADD00j作為地址供給記憶體2。又，讀出控制模組4依據(jù)上階地址ADDi0控制寫(xiě)入控制模組3。
寫(xiě)入控制模組3按照來(lái)自寫(xiě)入控制模組3之指示自表5讀出和上階地址ADDi0對(duì)應(yīng)之區(qū)域Ai之資料后，、寫(xiě)入記憶體2。
在此，詳細(xì)說(shuō)明表5之資料構(gòu)造。
圖3表示本發(fā)明實(shí)施例1之表之資料構(gòu)造圖。
表5由m個(gè)區(qū)域A1～Am構(gòu)成。區(qū)域A1-Am之中之一個(gè)區(qū)域Ai具有和記憶體2相同之資料容量。
在區(qū)域A1記憶和上階地址ADD10對(duì)應(yīng)之n個(gè)資料D11～D1n。在區(qū)域A2記憶和上階地址ADD20對(duì)應(yīng)之n個(gè)資料D21-D2n。一樣的，至區(qū)域Am為止在各區(qū)域儲(chǔ)存資料。
表5所儲(chǔ)存之資料D11-D1n、D21-D2n、…、Dm1-Dmn系在演算式依次輸入了輸入值之演算結(jié)果，預(yù)先計(jì)算后儲(chǔ)存于表5。
在表5之區(qū)域A1-Am所儲(chǔ)存之資料D11-D1n、D21-D2n、…、Dm1-Dmn之中之某一個(gè)區(qū)域Ai之資料Di1-Din記憶于記憶2。
其次，詳細(xì)說(shuō)明記憶體2之資料構(gòu)造圖。
圖4表示本發(fā)明實(shí)施例1之記憶體之資料構(gòu)造圖。
記憶體2在地址ADD01-ADD0n記憶資料Di1～Din。記憶體2依照由讀出控制模組4供給之下階地址ADD0j存取資料。
其次，詳細(xì)說(shuō)明讀出控制模組4之動(dòng)作。
圖5表示本發(fā)明實(shí)施例1之讀出控制模組之處理流程圖。
讀出控制模組4在步驟S1-1，自輸入端子Tin供給輸入值A(chǔ)DDij時(shí)，在步驟S1-2，判定記憶體2所記憶之資料Dij是否是輸入值A(chǔ)DDij要求之資料。
在步驟S1-2，若記憶體2所記憶之資料是輸入值A(chǔ)DDij要求之資料，在步驟S1-5，讀出記憶體2之地址ADD0j所儲(chǔ)存之資料D0j。寫(xiě)入控制模組3在步驟S1-2，若在記憶體2所記憶之資料不存在輸入值A(chǔ)DD(一)要求之資料，在步驟S1-3，向?qū)懭肟刂颇＝M3指示將包含輸入值A(chǔ)DDij要求之資料Dij之資料串寫(xiě)入記憶體2。寫(xiě)入控制模組3依據(jù)來(lái)自讀出控制模組4之指示如后述所示自表5將所要之資料串寫(xiě)入記憶體2。寫(xiě)入控制模組3對(duì)記憶體2之資料串之改寫(xiě)完了時(shí)，供給讀出控制模組4改寫(xiě)完了通知。
步驟S1-4系判定記憶體2之資料改寫(xiě)是否完了之步驟。在步驟S1-4依據(jù)來(lái)自寫(xiě)入控制模組3之通知判定，若在步驟S1-4判定記憶體2之資料改寫(xiě)完了，在步驟S1-5讀出記憶體2之地址ADD0j所儲(chǔ)存之資料D0j。
由以上得到對(duì)于所要之輸入值之演算結(jié)果。
其次詳細(xì)說(shuō)明寫(xiě)入控制模組3之動(dòng)作。
圖6表示本發(fā)明實(shí)施例1之寫(xiě)入控制模組之處理流程圖。
寫(xiě)入控制模組3在步驟S2-1判定自讀出控制模組4無(wú)改寫(xiě)之指示，在步驟S2-1，若自讀出控制模組4無(wú)改寫(xiě)之指示，直接結(jié)束處理。
又，在步驟S2-1，若自讀出控制模組4有改寫(xiě)之指示，在步驟S2-2自表5讀出和自讀出控制模組4通知之上階地址ADDi0對(duì)應(yīng)之資料串，在步驟S2-3，寫(xiě)入記憶體2。寫(xiě)入控制模組3將資料寫(xiě)入記憶體2后，通知讀出控制模組4改寫(xiě)完了。
由以上在記憶體2寫(xiě)入和輸入值A(chǔ)DDij對(duì)應(yīng)之資料存在之資料串。
此外，識(shí)別演算結(jié)果之FALSE及TRUE，在演算結(jié)果系FALSE時(shí)，自表5讀出下一資料串后，使得記憶于記憶體2也可。
在此，說(shuō)明本實(shí)施例之運(yùn)用例。
圖7是用以說(shuō)明本發(fā)明實(shí)施例1之運(yùn)用例之圖。
利用本實(shí)施例之演算裝置1以M個(gè)程序P1-PM執(zhí)行演算之情況之運(yùn)用例。
在執(zhí)行程序P1之情況，在記憶體2記憶在程序P1使用之演算結(jié)果后運(yùn)用，在執(zhí)行程序P2之情況，在記憶體2記憶在程序P2使用之演算結(jié)果后運(yùn)用，一樣的在執(zhí)行程序PM之情況，在記憶體2記憶在程序PM使用之演算結(jié)果后運(yùn)用。
此外，在本實(shí)施例，使得利用一個(gè)系統(tǒng)之記憶體得到演算結(jié)果，但是使得設(shè)置復(fù)數(shù)個(gè)系統(tǒng)也可。
又，在本實(shí)施例，按照輸入值改寫(xiě)記憶體2記憶之資料，但是使得統(tǒng)計(jì)輸出之演算結(jié)果后，優(yōu)先對(duì)記憶體2指派最常使用之演算式之演算結(jié)果也可。借著采用這種構(gòu)造，可使記憶體2之資料之切換變成最低限度。此外，使得刪除寫(xiě)入控制模組3、表5，只在記憶體2預(yù)先記憶最常使用之演算式之演算結(jié)果，對(duì)于其它之演算式在CPU以程式處理也可。藉著采用這種構(gòu)造，能以小的記憶體容量高效率的執(zhí)行演算。
圖8表示本發(fā)明實(shí)施例2之方塊構(gòu)造圖。圖8中，對(duì)于構(gòu)造和圖1相同之部分賦與相同之符號(hào)，省略說(shuō)明。
本實(shí)施例之演算裝置10由N個(gè)記憶體2-1～2-N、寫(xiě)入控制模組11、讀出控制模組12以及表5構(gòu)成。寫(xiě)入控制模組11控制對(duì)N個(gè)記憶體2-1～2-N之資料之寫(xiě)入。
讀出控制模組12按照輸入值自N個(gè)記憶體2-1～2-N讀出系演算結(jié)果之資料。
圖9表示用以說(shuō)明本發(fā)明實(shí)施例2之運(yùn)用例之圖。
在本實(shí)施例，對(duì)記憶體2-1寫(xiě)入在程序P1使用之演算結(jié)果，對(duì)記憶體2-2寫(xiě)入在程序P2使用之演算結(jié)果，一樣的對(duì)記憶體2-N寫(xiě)入在程序PN使用之演算結(jié)果。
在運(yùn)用程序P1時(shí)，自記憶體2-1輸出演算結(jié)果，在運(yùn)用程序P2時(shí)，自記憶體2-2輸出演算結(jié)果。此外，在運(yùn)用程序PN時(shí)，自記憶體2-N輸出演算結(jié)果。
于是，不改寫(xiě)記憶體2-1～2-N之資料，就可執(zhí)行N個(gè)程式P1-PN。因而，不需要改寫(xiě)時(shí)間，可高速的演算。
根據(jù)本實(shí)施例，運(yùn)用復(fù)數(shù)程式時(shí)，可并列地輸出演算結(jié)果。
此外，在上述之實(shí)施例1及2，使用表取得在記憶體記憶之資料，但是使得利用CPU對(duì)于記憶體記憶之資料依次進(jìn)行演算后，將其演算結(jié)果記憶于記憶體也可。借著這樣做，不需要表。
此外，在此，說(shuō)明實(shí)施例1及2之演算裝置1、10之適用例。
圖10表示本發(fā)明之適用例之方塊圖。圖10(A)表示包含于CPU內(nèi)之適用例，圖10(B)表示和記憶體匯流排連接之適用例，圖10(C)表示和PCI匯流排連接之適用例。
本實(shí)施例之演算裝置1、10如圖10(A)所示，可在CPU21之內(nèi)部成一體的形成。借著采用這種構(gòu)造，因可和CPU21之內(nèi)部匯流排22直接連接，能以高頻讀寫(xiě)，可令高速動(dòng)作。
又，以和CPU31不同之晶元構(gòu)成演算裝置1、10，和記憶體32連接后令動(dòng)作也可。借著采用這種構(gòu)造，因晶元之面積可取大，可使記憶體2之容量變大。因而，可減少演算結(jié)果之改寫(xiě)，可高速動(dòng)作。
此外，使得將演算裝置1、10和自CPU41經(jīng)由電橋電路42設(shè)置之PCI匯流排43連接也可。借著采用這種構(gòu)造，因能以PC板提供演算裝置1、10，可容易的適用于市面上之個(gè)人電腦，而且借著電路板化，記憶體2之容量也可變大。此外，關(guān)于裝載于PCI板之情況再詳細(xì)說(shuō)明。
實(shí)現(xiàn)本實(shí)施例之演算裝置1之PCI板，由記憶體及PCI目標(biāo)匯流排控制器構(gòu)成。記憶體例如由具有4096字之地址空間、12位之匯流排寬之RAM構(gòu)成。PCI目標(biāo)匯流排控制器取PCI匯流排和記憶體之界面。
對(duì)PCI板之記憶體編輯演算算法時(shí)，在記憶體之地址設(shè)定演算式之右邊(輸入)，在記憶體令將演算式之左邊(演算結(jié)果)記憶為資料。在執(zhí)行演算算法時(shí)，籍著供給記憶體之地址演算式之右邊(輸入)，自記憶體以資料輸出演算式之左邊(演算結(jié)果)。
此外，詳細(xì)說(shuō)明具體之處理。
例如，說(shuō)明處理如下所示之演算演算法之情況。Switch(a){case by＝x
；break；case b[1]y＝x[1]；break；case b[2]y＝x[2]；break；···case b[n]y＝x[n]；break；}在此情況，對(duì)和case陳述之條件b[n]一致之記憶體之地址An以資料編輯x[n]。在執(zhí)行演算之情況，借著在記憶體之地址上輸入條件陳述b[n]，可自記憶體得到其演算結(jié)果x[n]。
籍著這樣的處理，在處理具有如上述之n個(gè)分支之case陳述之情況，只是向記憶體之地址輸入條件b[n]，就可輸出其演算結(jié)果x[n]。因而，可高速的得到演算結(jié)果。又，因在條件分支使用硬體一起執(zhí)行，響應(yīng)固定，可即時(shí)處理。
如上述所示，若依據(jù)本發(fā)明，籍著在地址上輸入輸入值，因可馬上輸出演算結(jié)果，可將處理速度高速化，又，因和演算同步的改寫(xiě)演算結(jié)果，以小的記憶容量可應(yīng)付多樣之演算式。
其次說(shuō)明本發(fā)明之實(shí)施例3。
圖11表示本發(fā)明實(shí)施例3之方塊構(gòu)造圖。
本實(shí)施例之演算裝置100例如利用個(gè)人電腦實(shí)現(xiàn)。演算裝置100由驅(qū)動(dòng)器102、演算式表103、統(tǒng)計(jì)表104以及演算板105構(gòu)成。
驅(qū)動(dòng)器102系軟體，安裝于個(gè)人電腦，利用個(gè)人電腦之CPU動(dòng)作。驅(qū)動(dòng)器102按照來(lái)自應(yīng)用程序111之輸入動(dòng)作。
圖12是本發(fā)明實(shí)施例3之驅(qū)動(dòng)器之功能方塊圖。
驅(qū)動(dòng)器102由監(jiān)視處理121、學(xué)習(xí)處理122、推論處理123、旁通處理124、以及回授處理125構(gòu)成。
監(jiān)視處理121系監(jiān)視來(lái)自應(yīng)用程序111之輸入之處理。學(xué)習(xí)處理122系利用學(xué)習(xí)令演算板105記憶演算式之處理。推論處理123系在和輸入值對(duì)應(yīng)之輸出值不存在時(shí)，推論輸出值之處理。旁通處理124系利用應(yīng)用程序111令演算板105記憶演算式之處理。回授處理125系在演算板105令輸入向輸出回授之處理。
按照來(lái)自演算板105之輸入向演算板105存取，自演算板105得到輸出后，送回應(yīng)用程序111。又，驅(qū)動(dòng)器102按照來(lái)自演算板105之輸入制作統(tǒng)計(jì)表104，而且依照統(tǒng)計(jì)表104令演算板105記憶演算式表103所記憶之資料。
演算式表103就各復(fù)數(shù)個(gè)演算式f1～fn記憶按照輸入值之輸出值。
圖13表示本發(fā)明實(shí)施例3之演算式表之資料構(gòu)造圖。
演算式表103如圖12，就各復(fù)數(shù)個(gè)演算式f1-fn記憶和輸入值A(chǔ)1-Am對(duì)應(yīng)之輸出值d1-dm。
統(tǒng)計(jì)表104是管理復(fù)數(shù)個(gè)演算式f1-fn的出現(xiàn)度的表。
圖14是本發(fā)明實(shí)施例3之統(tǒng)計(jì)表之資料構(gòu)造圖。
統(tǒng)計(jì)表104系管理復(fù)數(shù)個(gè)演算式f1～fn之出現(xiàn)度e1-en。出現(xiàn)度e1-en和演算式f1～fn之出現(xiàn)次次數(shù)對(duì)應(yīng)，在演算加[1]。此外，對(duì)于不太使用之演算式，使得加上乘以系數(shù)
、
等之結(jié)果也可。又，對(duì)常使用或不是重要之演算式，使得加上乘以系數(shù)[1.5]、[1.4]等之結(jié)果也可。
演算板105例如系和個(gè)人電腦之PCI匯流排、ISA匯流排、USB、PCMCIA卡埠連接之裝置，按照來(lái)自驅(qū)動(dòng)器102之輸入值輸出所要之演算式之演算結(jié)果。
圖15表示本發(fā)明實(shí)施例3之演算板之方塊構(gòu)造圖。
演算板105由內(nèi)部界面131、記憶體控制器132、記憶體133以及外部界面134構(gòu)成。內(nèi)部界面131取和個(gè)人電腦之上述之匯流排之接口。
記憶體控制器132按照來(lái)自內(nèi)部界面131之指示控制記憶體133之資料之寫(xiě)/讀。記憶體133記憶演算式表103所記憶之復(fù)數(shù)個(gè)演算式f1～fn之中之其中之一之演算式fx之資料。又，記憶體133將來(lái)自應(yīng)用程序111之輸入指定為地址，自所指定之地址以按照輸入之輸出讀出資料。
圖16表示本發(fā)明實(shí)施例3之記憶體之資料構(gòu)造圖。
記憶體133如圖16所示，按照地址A1～Am記憶資料d1-dm。地址A1-Am和演算式fx之輸入對(duì)應(yīng)，記憶資料d1-dm和演算式fx之輸出對(duì)應(yīng)。
外部界面134取和外部裝置之界面。
其次詳細(xì)說(shuō)明驅(qū)動(dòng)器102之動(dòng)作。
首先，說(shuō)明驅(qū)動(dòng)器102之監(jiān)視處理121。
圖17表示本發(fā)明之實(shí)施例3之監(jiān)視處理之流程圖。
監(jiān)視處理121包含步驟S11-1～S11-3。
步驟S11-1系監(jiān)視來(lái)自應(yīng)用程序111之輸入之步驟。步驟S11-2系判定來(lái)自應(yīng)用程序111之輸入是否是演算所需之輸入。
在步驟S11-2，在來(lái)自應(yīng)用程序111之輸入是演算所需之輸入之情況，執(zhí)行步驟S11-3。步驟S11-3系起動(dòng)學(xué)習(xí)處理122及推論處理123之步驟。
又，在步驟S11-2，在來(lái)自應(yīng)用程序111之輸入不是演算所需之輸入之情況，執(zhí)行步驟S11-4。
步驟S11-4系判定來(lái)自應(yīng)用程序111之輸入是否走旁通處理124所需之輸入之步驟。在步驟S11-4，在來(lái)自應(yīng)用程序111之輸入是旁通處理124所需之輸入情況，執(zhí)行步驟S11～5。步驟S11-5系起動(dòng)旁通處理124之步驟。
又，在步驟S11-4，在來(lái)自應(yīng)用程序111之輸入不是旁通處理124所需之輸入之情況，執(zhí)行步驟S11-6。步驟S11-6系判定來(lái)自應(yīng)用程序111之輸入是否是回授處理125所需之輸入之步驟。
在步驟S11-6，在來(lái)自應(yīng)用程序111之輸入是回授處理125所需之輸入之情況，執(zhí)行步驟S11-7。步驟S11-7系起動(dòng)回授處理125之步驟。
圖18表示本發(fā)明實(shí)施例3之學(xué)習(xí)處理之流程圖。
學(xué)習(xí)處理21包含步驟S12-1～S12-4。
步驟S12-1系監(jiān)視輸出結(jié)果之步驟。步驟S12-2系判定步驟S12-1之監(jiān)視結(jié)果、輸出結(jié)果是否是[TRUE]之步驟。
在步驟S12-2判定輸出結(jié)果系[TRUE]之情況，執(zhí)行步驟S12-3。步驟S12-3系令向統(tǒng)計(jì)表104反映輸出結(jié)果之步驟。例如，在按照來(lái)自應(yīng)用程序111之輸入之輸出之演算之演算式系圖4所示之演算式fx之情況，將圖4之出現(xiàn)度dx變更為(dx+1)。
步驟S12-4系執(zhí)行資料更新處理之步驟，資料更新處理系更新記憶體133之資料之處理。
其次說(shuō)明資料更新處理。
圖19表示本發(fā)明實(shí)施例3之資料更新處理之流程圖。
步驟S12-4之資料更新處理包含步驟S13-1～S13-7。
步驟S13-1系將變數(shù)n設(shè)為[1]之步驟。步驟S13-2系參照統(tǒng)計(jì)表104之步驟。步驟S13-3系判定統(tǒng)計(jì)表104之中之演算式fn之出現(xiàn)度dn是否是既定值D以下之步驟。
在步驟S13-3，出現(xiàn)度dn是既定值D以下時(shí)，即在使用演算式fn之頻次少時(shí)，執(zhí)行步驟S13-4。步驟S13～4系自統(tǒng)計(jì)表104刪除演算式fn之步驟。
在步驟S13-3，演算式fn之出現(xiàn)度dn比既定值D大時(shí)，直接執(zhí)行步驟S13-5。步驟S13-5系將變數(shù)n設(shè)為(n+1)之步驟。
步驟S13-6系判定變數(shù)n是否定預(yù)定之常數(shù)N之步驟。在步驟S13-6，若變數(shù)n不是常數(shù)N，回到步驟S13-2，重復(fù)步驟S13-2～S13-5。在步驟S13-6若變數(shù)n是常數(shù)N，執(zhí)行步驟S13-7。
步驟S13-7系向記憶體133寫(xiě)入在統(tǒng)計(jì)表104出現(xiàn)度dx最大之演算式fxmax資料之步驟。
由以上，在自應(yīng)用程序111有輸入之情況，改寫(xiě)記憶體133之資料之機(jī)率大幅度減少。
其次說(shuō)明推論處理123。
圖20表示本發(fā)明之實(shí)施例3之推論處理之流程圖。
推論處理123包含步驟S14-1～S14-3。
步驟S14-1系監(jiān)視輸出結(jié)果之步驟。步驟S14-2系判定在步驟S14-1之監(jiān)視結(jié)果、輸出結(jié)果是否是[FALSE]之步驟。在步驟S14-2輸出結(jié)果系[FALSE]之情況，執(zhí)行步驟S14-3。
步驟S14-3系推論處理。推論處理系推論輸出結(jié)果之處理。
說(shuō)明推論處理。
圖21表示本發(fā)明之實(shí)施例3之推論處理之流程圖。
推論處理包含步驟S15-1～S15-7。
步驟S15-1系判定是否是別的演算式之輸入之步驟。在步驟S15-1不走別的演算式之輸入之情況，執(zhí)行步驟S15-2。
步驟S15-2系判定輸出fx(m+1)是否位于記憶體133之步驟。在步驟S15-2判定輸出fx(m+1)位于記憶體133之情況，執(zhí)行步驟S15-3。
步驟S15-3系判定輸出fx(m-1)是否位于記憶體133之步驟。在步驟S15-3判定輸出fx(m-1)位于記憶體133，即在判定輸出fx(m+1)及輸出-fx(m-1)雙方存在之情況，執(zhí)行步驟S15-4。
步驟S15-4系進(jìn)行插值處理之步驟。插值處理系自輸出fx(m+1)及輸出fx(m-1)插值而求輸出fx(m)之處理。
在步驟S15-2判定輸出fx(m+1)不存在之情況，執(zhí)行步驟S15-5。步驟S15-5系判定輸出fx(m-1)是否存在之步驟。
在步驟S15-5判定輸出fx(m-1)存在，即在判定只有輸出fx(m-1)存在之情況，執(zhí)行步驟S15-6。又，在步驟S15-3判定輸出fx(m-1)不存在之情況，即在判定只有輸出fx(m+1)存在之情況，執(zhí)行步驟S15-6。
步驟S15-6系進(jìn)行近似處理之步驟。近似處理系令輸出fx(m)和存在之輸出fx(m+1)或輸出fx(m-1)近似之處理。
在步驟S15-5判定輸出fx(m-1)不存在之情況，執(zhí)行步驟S15-7。步驟S15-7系進(jìn)行固定處理之步驟。固定處理系將輸出fx(m)作為預(yù)定之固定輸出fx(M)輸出之處理。
其次說(shuō)明步驟S15-4之插值處理。
圖22表示本發(fā)明之實(shí)施例3之插值處理之流程。
插值處理包含步驟S16-1、S16-2。
步驟S16-1系自記憶體133讀出輸出fx(m-1)及輸出fx(m+1)之步驟。步驟S16-2系將在步驟S16-1自記憶體133所讀出之輸出fx(m-1)及輸出fx(m+1)代入下式(1)后，求輸出fx(m)之步驟。
{fx(m-1)+fx(m+1)}/2 ... (1)在本實(shí)施例之插值處理，自式(1)將讀出輸出fx(m-1)和輸出fx(m+1)之中間值設(shè)為輸出fx(m)。
其次說(shuō)明步驟S15-6之近似處理。
圖23表示本發(fā)明實(shí)施例3之近似處理之流程。
近似處理包含步驟S17-1、S17-2。
步驟S17-1系自記憶體133讀出位于記憶體133之輸出fx(m+1)或輸出fx(m-1)之其中一方之步驟。步驟S17-2系將自記憶體133所讀出之輸出fx(m+1)或輸出fx(m-1)之其中之一方之輸出值作為輸出fx(m)之輸出值輸出之步驟。
其次說(shuō)明步驟S15-7之固定處理。
圖24表示本發(fā)明實(shí)施例3之固定處理之流程。
固定處理包含步驟S18-1。
步驟S18-1系將預(yù)設(shè)之固定值fx(M)設(shè)為輸出fx(m)之步驟。
由以上可固定輸出fx(m)。
其次說(shuō)明旁通處理124。
旁通處理124系將學(xué)習(xí)處理23旁通而將來(lái)自應(yīng)用程序111之演算式fA直接寫(xiě)入記憶體133之處理。
圖25表示本發(fā)明實(shí)施例3之旁通處理之流程。
旁通處理124包含步驟S19-1～S19-3。
步驟S19-1系自應(yīng)用程序111輸入演算式fA之步驟。步驟S19-2系將來(lái)自應(yīng)用程序111之演算式fA寫(xiě)入記憶體133之步驟。
步驟S19-3系將來(lái)自應(yīng)用程序111之資料作為地址輸入記憶體133，而且向應(yīng)用程序111輸出來(lái)自記憶體133之輸出資料之步驟。此外，此時(shí)，學(xué)習(xí)處理122變成停止?fàn)睢?br> 其次說(shuō)明回授處理125。
圖26表示本發(fā)明實(shí)施例3之回授處理之流程。
回授處理125包含步驟S20-1～S20-4。
步驟S20-1系判定令記憶體133之輸出資料之全部向記憶體133之地址回授或令記憶體133之輸出資料之一部分向記憶體133之地址回授之步驟。步驟S20-1依據(jù)來(lái)自應(yīng)用程序111之指示判定。
在步驟S20-1，在來(lái)自應(yīng)用程序111之指示系令記憶體133之輸出資料之全部向記憶體133之地址回授之情況，執(zhí)行步驟S20-2。步驟S20-2系對(duì)演算板105指示令記憶體133之輸出資料之全部向記憶體133之地址回授之步驟。
在步驟S20-1，在來(lái)自應(yīng)用程序111之指示系令記憶體133之輸出資料之一部分向記憶體133之地址回授之情況，執(zhí)行步驟S20-3。步驟S20-3系對(duì)演算板105指示令記憶體133之輸出資料之一部分向記憶體133之地址回授之步驟。
在步驟S20-2、S20-3指示令記憶體133之輸出資料之全部或一部分向記憶體133之地址回授后，執(zhí)行步驟S20-4。在步驟S20-4，供給演算板105來(lái)自應(yīng)用程序111之資料。
在演算板105，若在步驟S20-2指示令記憶體133之輸出資料之全部向記憶體133之地址回授，控制記憶體控制器132，控制成記憶體133之輸出資料之全部作為記憶體133之地址輸入。因而，動(dòng)態(tài)演算可高速。
此外，在本實(shí)施例，說(shuō)明了將記憶體133設(shè)為1段之情況，但是使得將記憶體設(shè)置多段也可。
圖27表示本發(fā)明實(shí)施例3之演算板之變形例之方塊構(gòu)造圖。圖27中對(duì)于和圖15相同之構(gòu)造部分賦與相同之符號(hào)，省略說(shuō)明。
本變形例之演算板140將n個(gè)記憶體133-1～133-n和記憶體控制器132連接，使得可向n個(gè)記憶體133-1～133-n并列的寫(xiě)入演算式。
若依據(jù)本變形例，令n個(gè)記憶體133-1～133-n記憶演算式，可并列的處理。
圖28表示本發(fā)明實(shí)施例3之演算板之別的變形例之方塊構(gòu)造圖。圖28中對(duì)于和圖15相同之構(gòu)造部分賦與相同之符號(hào)，省略說(shuō)明。
本變形例之演算板150將n個(gè)記憶體133-1～133-n串接成資料輸出變成地址輸入而成。
若依據(jù)本變形例，以一次之輸入可輸出n個(gè)演算式之演算結(jié)果。
如上述所示，若依據(jù)本發(fā)明，因按照頻次令記憶體記憶演算式，可依照利用學(xué)習(xí)所選擇之演算式執(zhí)行演算處理。
此外，本發(fā)明未限定為上述之實(shí)施例，在未超出本發(fā)明之申請(qǐng)專利范圍內(nèi)，可實(shí)現(xiàn)各種變形例。
權(quán)利要求
1.一種演算裝置，輸出和輸入值對(duì)應(yīng)之演算結(jié)果，其特征在于包括記憶手段，令該輸入值和地址對(duì)應(yīng)，在該地址之資料記憶和該輸入值對(duì)應(yīng)之演算結(jié)果；及控制裝置，和演算同步的改寫(xiě)該記憶裝置。
2.根據(jù)權(quán)利要求1所述的演算裝置，其特征是，該控制裝置當(dāng)該輸入值之變化位于既定之范圍內(nèi)時(shí)，中止該記憶手段之改寫(xiě)。
3.根據(jù)權(quán)利要求1或2所述的演算裝置，其特征是，該控制裝置包括演算結(jié)果表，預(yù)先記憶該演算結(jié)果；及改寫(xiě)控制裝置，依照該輸入值將該記憶手段改寫(xiě)為該演算結(jié)果表所記憶之演算結(jié)果。
4.根據(jù)權(quán)利要求3所述的演算裝置，其特征是，該改寫(xiě)控制裝置按照預(yù)設(shè)之優(yōu)先少順位改寫(xiě)該記憶手段。
5.根據(jù)權(quán)利要求1-4任何一項(xiàng)所述的演算裝置，其特征是，該記憶手段由復(fù)數(shù)個(gè)記憶裝置構(gòu)成在該復(fù)數(shù)個(gè)記憶裝置記憶和不同之演算式對(duì)應(yīng)之演算結(jié)果。
6.一種演算裝置，其特征在于包括記憶手段，輸出按照地址之資料；記憶控制裝置，在該記憶手段令記憶令輸入和地址對(duì)應(yīng)、令輸出和資料對(duì)應(yīng)之演算式；以及演算式選擇裝置，依照該記憶手段所記憶之演算式之出現(xiàn)頻次，利用該記憶控制裝置選擇令該記憶手段記憶之演算式。
7.根據(jù)權(quán)利要求6所述的演算裝置，其特征是，該演算式選擇裝置具有管理該演算式之出現(xiàn)頻次之統(tǒng)計(jì)表。
8.根據(jù)權(quán)利要求6或7所述的演算裝置，其特征是，具有推論裝置，當(dāng)該演算式之演算結(jié)果不存在時(shí)推論該演算結(jié)果。
9.根據(jù)權(quán)利要求6-8任何一項(xiàng)所述的演算裝置，其特征是，具有旁通裝置，令該記憶手段記憶按照來(lái)自外部之指示之演算式。
10.根據(jù)權(quán)利要求6-9任何一項(xiàng)所述的演算裝置，其特征是，具有回授裝置，令該記憶手段之輸出之一部分或全部向該記憶裝置之輸入回授。
全文摘要
本發(fā)明涉及輸出按照輸入條件之演算結(jié)果的演算裝置，其目的是提供可將處理速度高速化的演算裝置，在記憶體在演算式之和輸入條件對(duì)應(yīng)之地址之資料上預(yù)先記憶其演算結(jié)果，藉著向記憶體輸入輸入條件，輸出其演算結(jié)果。另外，本發(fā)明還涉及有關(guān)于執(zhí)行既定之演算式之演算的演算裝置，其目的是提供一種演算裝置，利用學(xué)習(xí)以簡(jiǎn)單之構(gòu)造可高速的輸出演算結(jié)果，在輸出按照地址之資料之記憶手段，令記憶令輸入和地址對(duì)應(yīng)，令輸出和資料對(duì)應(yīng)之演算式，依照演算式之出現(xiàn)頻次，選擇令記憶之演算式，令記憶手段記憶。
文檔編號(hào)G06F7/00GK1509432SQ02808540
公開(kāi)日2004年6月30日 申請(qǐng)日期2002年4月23日 優(yōu)先權(quán)日2001年4月24日
發(fā)明者中村貴利, 橫田昭寬, 寬 申請(qǐng)人:Nti股份有限公司