專利名稱：低速率裝置與高速率裝置間的同步介面電路的制作方法
技術(shù)領(lǐng)域：
在現(xiàn)有技術(shù)中，因高速率裝置與低速率裝置執(zhí)行速率不同，所以無法使高速率裝置與低速率裝置對(duì)資料傳輸做同一判斷，本實(shí)用新型提供的是一種能實(shí)現(xiàn)低速率裝置與高速率裝置對(duì)資料傳輸做同一判斷的同步介面電路。
背景技術(shù)：
如

圖1所示，在一般PC內(nèi)部處理系統(tǒng)中，常常會(huì)碰到較高速率與較低速率的結(jié)合，此二者雖可透過DATA BUS(資料匯流排)以及ADDRESS BUS(位址匯流排)將資料做進(jìn)一步整合，但卻常常碰到一個(gè)問題，即低速率裝置2的處理速率往往比高速率裝置1慢，一旦低速率裝置2(如PC、CPU)來不及即時(shí)發(fā)出等待訊息，通知高速率裝置1(如PCMCIA CARD、LPT PORT、COM PORT)等待時(shí)，就會(huì)因高速率裝置1與低速率裝置2處理上的速率不一，進(jìn)而導(dǎo)致死機(jī)或是資料傳訊錯(cuò)誤；因此對(duì)于要使用較高速的高速率裝置1與較低速的低速率裝置2進(jìn)行傳輸時(shí)，往往需要用邏輯運(yùn)算來降低二者速率的差距，但這種做法有如下缺點(diǎn)1.所述邏輯運(yùn)算是一個(gè)繁雜的過程，它加重了系統(tǒng)設(shè)計(jì)上的困難及程序在執(zhí)行時(shí)的繁瑣。
2.容易造成高速率裝置與低速率裝置因判讀錯(cuò)誤而導(dǎo)致判讀為無資料或使程序變成循環(huán)回路等錯(cuò)誤情形的發(fā)生。
3.須于高速率裝置與低速率裝置間額外增加程序設(shè)計(jì)，因而顯得相當(dāng)麻煩。
4.不具進(jìn)步性；不符合實(shí)用性；缺乏產(chǎn)業(yè)生產(chǎn)力。
本實(shí)用新型是按如下的方式來實(shí)現(xiàn)的
主要是在高速率裝置與低速率裝置間設(shè)一同步介面電路，當(dāng)?shù)退俾恃b置與高速率裝置執(zhí)行讀寫資料來不及同步執(zhí)行時(shí)，即由一晶片選擇信號(hào)裝置先行輸出一等待信號(hào)給低速率裝置，讀寫訊號(hào)則經(jīng)由一反向輸出器連接至同步介面電路內(nèi)的延遲計(jì)數(shù)器組，利用延遲累積計(jì)算方法使該訊號(hào)能通過比較邏輯閘輸出一控制訊號(hào)，使該訊號(hào)主控權(quán)一直由延遲計(jì)數(shù)器組控制，當(dāng)延遲累積計(jì)算累積至導(dǎo)通時(shí)，則主控權(quán)就交還給低速率裝置，使其能完成一個(gè)完整訊號(hào)，進(jìn)而達(dá)到同步執(zhí)行的功能。
本實(shí)用新型的積極效果如下1.可解決高速率裝置與低速率裝置因存取速度不同而產(chǎn)生錯(cuò)誤判讀的問題，進(jìn)而使其能正確存取讀寫資料。
2.可由延遲計(jì)數(shù)器發(fā)出等待訊號(hào)，使低速率裝置的讀與寫的動(dòng)作能與高速率裝置同步。
3.可降低程序設(shè)計(jì)上的繁瑣。
4.具有進(jìn)步性；符合實(shí)用性；可提高產(chǎn)業(yè)生產(chǎn)力。
以下結(jié)合附圖對(duì)本實(shí)用新型做進(jìn)一步說明圖1為一般高低速率間的配置圖圖2為本實(shí)用新型方塊示意圖圖3為本實(shí)用新型電路圖圖4為本實(shí)用新型讀取資料脈波圖圖5為本實(shí)用新型寫入資料脈波圖圖中1 高速率裝置 11 CPU的等待訊號(hào)端12 同步介面電路2 低速率裝置 21 CARD的等待訊號(hào)端3 延遲計(jì)數(shù)器組31 延遲計(jì)數(shù)器 32 延遲計(jì)數(shù)器5 讀寫訊號(hào)擷取器 51 讀輸出端 52 寫輸出端53 晶片選擇器6 CLK(時(shí)序脈沖)端 61 CLK(時(shí)序脈沖)端 62 CLK(時(shí)序脈沖)端7 反向輸出器 71 輸出端A、B 比較邏輯閘A1 輸入端A2 輸入端A3 輸出端
B1 輸入端B2 輸入端B3 輸出端綜上所述，本實(shí)用新型突破了先前技術(shù)結(jié)構(gòu)的框框，確實(shí)達(dá)到了所欲增進(jìn)的功效，還使得不熟悉該項(xiàng)技術(shù)的使用者易于掌握，再者，本實(shí)用新型申請(qǐng)前未曾公開，其所具有的新穎性、進(jìn)步性、實(shí)用性是顯而易見的，顯然是符合實(shí)用新型專利申請(qǐng)的要求，故依法提出實(shí)用新型專利申請(qǐng)。
權(quán)利要求1.一種低速率裝置與高速率裝置間的同步介面電路，其架設(shè)于高速率裝置與低速率裝置的間，所述同步介面電路包括有延遲計(jì)數(shù)器組、反向輸出器、讀寫訊號(hào)擷取器、及多個(gè)比較邏輯閘，其特征在于讀寫訊號(hào)擷取器，其輸入端與高速率裝置的讀或?qū)懹嵦?hào)端連接，而輸出端則與反向輸出器連接；反向輸出器，其輸入端分別連接于讀寫訊號(hào)擷取器的讀輸出端及寫輸出端，而輸出端則與延遲計(jì)數(shù)器組的輸入端連接，其提供一脈沖狀態(tài)給延遲計(jì)數(shù)器組，以決定延遲計(jì)數(shù)器組需給予多少個(gè)時(shí)序脈沖；延遲計(jì)數(shù)器組包括一個(gè)或一個(gè)以上相互串接的延遲計(jì)數(shù)器，并且每一延遲計(jì)數(shù)器的輸出端，應(yīng)連接至下一個(gè)延遲計(jì)數(shù)器的輸入端，且最末的延遲計(jì)數(shù)器的輸出端則接至第一比較邏輯閘的輸入端，其中將輸入的訊號(hào)以延遲累積進(jìn)位做運(yùn)算，再以累進(jìn)延遲作為該訊號(hào)所需的基準(zhǔn)點(diǎn)，而給予比較邏輯閘作為一開始比較訊號(hào)；而最初的延遲計(jì)數(shù)器的輸入端則與反向輸出器的輸出端連接，且延遲計(jì)數(shù)器及每一級(jí)的延遲計(jì)數(shù)器上的時(shí)序脈沖端皆分別與高速率裝置的時(shí)序脈沖端相互連接，使該延遲計(jì)數(shù)器可通過其連接點(diǎn)觸發(fā)CPU上的時(shí)序脈沖端，以使反向輸器的輸出端提供一反向同步脈沖狀態(tài)；多個(gè)比較邏輯閘，其中第一比較邏輯閘的一輸入端與高速率裝置內(nèi)的晶片選擇器作連接，以判斷資料是否開始定址傳輸，另一輸入端則與延遲計(jì)數(shù)器的輸出端連結(jié)，而可接收延遲計(jì)數(shù)器組所產(chǎn)生的訊號(hào)，再者，第一比較邏輯閘的輸出端架設(shè)于下一級(jí)比較邏輯閘的輸入端，其中下一級(jí)比較邏輯閘的另一端輸入端系與CARD的等待訊號(hào)端連接，而比較邏輯閘的輸出端則與CPU的等待訊號(hào)端連接。
專利摘要本實(shí)用新型主要為解決高速率裝置與低速率裝置因執(zhí)行速率不同，而無法使高速率裝置與低速率裝置對(duì)資料傳輸做同一判斷，而提供一種低速率裝置與高速率裝置間的同步介面電路，其主要是在高速率裝置與低速率裝置間設(shè)一同步介面電路，當(dāng)高速率裝置與低速率裝置執(zhí)行讀寫資料而來不及同步執(zhí)行時(shí)，即由晶片選擇信號(hào)裝置先行輸出一等待信號(hào)給低速率裝置，此時(shí)，讀寫訊號(hào)則經(jīng)由一反向輸出器連接至一同步處理單元內(nèi)的延遲計(jì)數(shù)器組，用延遲累積計(jì)算方法使讀寫訊號(hào)能通過比較邏輯閘輸出一控制訊號(hào)，使其訊號(hào)主控權(quán)一直由延遲計(jì)數(shù)器組控制；當(dāng)延遲累積計(jì)算累積至導(dǎo)通時(shí)，則主控權(quán)就交還給低速率裝置，使其能完成一個(gè)完整訊號(hào)，進(jìn)而達(dá)到同步執(zhí)行的功能。
文檔編號(hào)G06F13/42GK2567678SQ0225204
公開日2003年8月20日 申請(qǐng)日期2002年8月30日 優(yōu)先權(quán)日2002年8月30日
發(fā)明者高憲均 申請(qǐng)人:陽慶電子股份有限公司