專利名稱：具有開始和停止供應(yīng)時鐘信號功能的半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明主要涉及半導(dǎo)體集成電路，尤其涉及裝配時鐘控制電路以開始和停止向內(nèi)電路供應(yīng)時鐘信號的半導(dǎo)體集成電路。本發(fā)明還涉及一種時鐘控制方法，它開始和停止向內(nèi)電路供應(yīng)時鐘信號。
背景技術(shù)：
在諸如半導(dǎo)體集成電路的大規(guī)模邏輯電路中，因考慮到要減小功率的消耗，在電路內(nèi)部控制供應(yīng)時鐘信號的技術(shù)是重要的。特別是，這種技術(shù)被廣泛應(yīng)用于可攜帶設(shè)備上，對于此等裝備必須考慮功率的消耗。
通常，控制時鐘供應(yīng)的開始和停止不是明確地由系統(tǒng)來負(fù)責(zé)的，而是時鐘信號的供應(yīng)是與系統(tǒng)的供電和停電相聯(lián)系的。隨著電路尺寸的增加和可攜帶設(shè)備廣泛的使用，與時鐘電線相關(guān)的負(fù)載電容消耗的備用功率變得非常顯著就不能忽略了。結(jié)果，通過使用門控時鐘來控制時鐘信號的開始和停止已經(jīng)變成一種常規(guī)了。
在相關(guān)技術(shù)的時鐘控制中，時鐘控制單元被連接到微控制器的總線上，并且相對于連接到總線上的功能模塊被用于控制時鐘信號的開始和停止。時鐘控制單元可裝配有對應(yīng)各個功能模塊的寄存器，通過使用微控制器對功能模塊執(zhí)行時鐘信號的控制，以在各自的寄存器中存儲關(guān)于時鐘供應(yīng)和暫停的命令。
在上述的控制方案中，是在由微控制器指示的時限上控制時鐘信號的開始和停止的。為了根據(jù)功能模塊的開始和停止操作控制時鐘信號，微控制器需要經(jīng)常檢查單獨的功能模塊的操作狀態(tài)。為了實現(xiàn)這種檢查，需要在短的時間間隔內(nèi)對每個功能模塊實施輪流檢測。這是不實用的。因此，在實際上，關(guān)于開始和停止時鐘供應(yīng)的控制單元被設(shè)置到相對較大的邏輯電路模塊中，從而使得在相對較長的檢測循環(huán)中控制時鐘成為可行。
既然由于半導(dǎo)體制作技術(shù)的發(fā)展，單一的LSI可以容納幾百萬個門電路，那么在單一的LSI上實施整個系統(tǒng)是普通的。在這樣的構(gòu)造中，很多的功能模塊提供在單一的LSI內(nèi)部。在上述的相關(guān)技術(shù)的構(gòu)造中，難以減小時鐘控制單元的模塊尺寸并且由于微控制器的處理負(fù)載難以在短的處理間隔中控制時鐘。這是一個妨礙試圖減小功率消耗的因素。
因此，需要一種半導(dǎo)體集成電路，它裝配有在特殊功能模塊基礎(chǔ)上有效控制開始和停止時鐘供應(yīng)的時鐘控制電路，并且需要一種時鐘控制方法，用于在特殊功能模塊基礎(chǔ)上控制時鐘供應(yīng)的開始和停止。

發(fā)明內(nèi)容
本發(fā)明的主要目的在于提供一種半導(dǎo)體集成電路，它基本上排除了由相關(guān)技術(shù)的限制和缺陷造成的一種和多種問題。
將在下面的描述中闡述本發(fā)明的特征和優(yōu)點，并且從描述和附圖中可以部分明白這些特征和優(yōu)點，或者可以根據(jù)提供在說明書中的教導(dǎo)通過本發(fā)明的實踐來認(rèn)識到。在說明書中以全面、清楚、簡潔和精確的術(shù)語特別指出的半導(dǎo)體集成電路將實現(xiàn)和獲得本發(fā)明的目的以及其他特征和優(yōu)點，以便能夠讓本領(lǐng)域中具有普通技術(shù)的人員實施本發(fā)明。
為了實現(xiàn)這些和其他的優(yōu)點并根據(jù)本發(fā)明的目的，如在此具體體現(xiàn)和廣泛描述的，根據(jù)本發(fā)明的半導(dǎo)體集成電路包括多個功能模塊，每個模塊分別響應(yīng)相應(yīng)的命令信號的肯定(assertion)和否定開始和停止其操作，該電路還包括一個產(chǎn)生時鐘信號的時鐘產(chǎn)生電路，和一個時鐘控制電路，它響應(yīng)相應(yīng)的命令信號的肯定開始向每個功能模供應(yīng)時鐘信號，并響應(yīng)相應(yīng)的命令信號的否定停止向每個功能模塊供應(yīng)時鐘信號。
在上述的半導(dǎo)體集成電路中，響應(yīng)相應(yīng)的每個模塊的命令信號控制開始和停止向每個模塊供應(yīng)時鐘，該命令信號命令每個模塊操作的開始和停止。在這種配置中，不是微控制器確定開始和暫停時鐘供應(yīng)的定時。由此，即使時鐘控制單元的尺寸減小以增加模塊的數(shù)量，微控制器也不承受負(fù)載的增加。另外，不管微控制器的處理周期，可以不停地控制開始和停止時鐘供應(yīng)的定時以反映功能模塊實際操作的開始和暫停。
當(dāng)聯(lián)系附圖閱讀時，將從下述的詳細(xì)描述中明白本發(fā)明的其他目的和另外的特征。


圖1為根據(jù)本發(fā)明半導(dǎo)體集成電路一種實例的框圖；圖2為根據(jù)本發(fā)明半導(dǎo)體集成電路一種變體的框圖；圖3為根據(jù)本發(fā)明半導(dǎo)體集成電路一種變體的框圖；圖4為一種變化點檢測電路的電路配置實例的電路圖；圖5為解釋時鐘控制電路操作的信號時間圖；以及圖6為根據(jù)本發(fā)明半導(dǎo)體集成電路配置的一種變體的框圖。
具體實施例方式
在下文中，將參照附圖描述本發(fā)明的實施例。
圖1為根據(jù)本發(fā)明半導(dǎo)體集成電路一種實例的框圖。
圖1的半導(dǎo)體集成電路包括微控制器11，時鐘控制電路12，邏輯模塊13至15，邏輯電路16和時鐘產(chǎn)生電路17。時鐘控制電路12包括“與”電路21至23。邏輯模塊13包括指令寄存器(例如，觸發(fā)器)31和內(nèi)電路32。邏輯模塊14包括指令寄存器(例如，觸發(fā)器)33和內(nèi)電路34。另外，邏輯模塊15包括內(nèi)電路35。
當(dāng)微控制器11向邏輯模塊13和14發(fā)出開始命令時，邏輯模塊13和14的指令寄存器31和33將分別設(shè)置為“1”。當(dāng)微控制器11向邏輯電路16發(fā)出開始命令時，邏輯電路16將開始操作。邏輯電路16由計時器、定序器等組成，并根據(jù)預(yù)定的序列操作以在合適的時間將啟動信號確認(rèn)(assert)到邏輯模塊15的操作啟動終端15b上。
時鐘控制電路12的“與”電路21接收存儲在指令寄存器31中的設(shè)定數(shù)據(jù)作為它的一種輸入，并接收時鐘產(chǎn)生電路17供應(yīng)的時鐘信號作為它的另一種輸入。當(dāng)存儲在指令寄存器31中的設(shè)定數(shù)據(jù)為“1”時，時鐘控制電路12將時鐘產(chǎn)生電路17產(chǎn)生的信號供應(yīng)到邏輯模塊13的時鐘供應(yīng)終端13a。邏輯模塊13的內(nèi)電路32響應(yīng)指令寄存器31的設(shè)定數(shù)據(jù)“1”開始操作，并且與時鐘供應(yīng)終端13a供應(yīng)的時鐘信號同步操作。完成操作后，內(nèi)電路32發(fā)出操作完成標(biāo)記，從而將指令寄存器31重置為“0”。
當(dāng)指令寄存器31被重置為“0”時，在時鐘控制電路12中的“與”電路21的輸入被設(shè)置為“0”，并且將停止向邏輯模塊13的時鐘供應(yīng)終端13a供應(yīng)時鐘信號。
時鐘控制電路12的“與”電路22接收存儲在指令寄存器33中的設(shè)定數(shù)據(jù)并作為它的一種輸入，并接收時鐘產(chǎn)生電路17供應(yīng)的時鐘信號并作為它的另一種輸入。當(dāng)存儲在指令寄存器33中的設(shè)定數(shù)據(jù)為“1”時，由此，時鐘控制電路12將時鐘產(chǎn)生電路17產(chǎn)生的時鐘信號供應(yīng)到邏輯模塊14的時鐘供應(yīng)終端14a上。邏輯模塊14的內(nèi)電路34響應(yīng)指令寄存器33的設(shè)定數(shù)據(jù)“1”開始操作，并且與時鐘供應(yīng)終端14a供應(yīng)的時鐘信號同步操作。當(dāng)微控制器11向邏輯模塊14發(fā)出暫停命令時，邏輯模塊14的指令寄存器33中將設(shè)置為“0”。響應(yīng)指令寄存器33的設(shè)定數(shù)據(jù)“0”，內(nèi)電路34暫停下來。
當(dāng)指令寄存器33被重置為“0”時，時鐘控制電路12的“與”電路22的輸入被設(shè)置為“0”，并且將停止向邏輯模塊14的時鐘供應(yīng)終端14a供應(yīng)時鐘信號。
時鐘控制電路12的“與”電路23接收供應(yīng)到邏輯模塊15的操作啟動終端15b的啟動信號作為它的一種輸入，并且還接收時鐘產(chǎn)生電路17供應(yīng)的時鐘信號作為它的另一種輸入。當(dāng)供應(yīng)到邏輯模塊15的啟動信號被斷定(assert)時(例如，“1”)，時鐘控制電路12將時鐘產(chǎn)生電路17產(chǎn)生的時鐘信號供應(yīng)到邏輯模塊15的時鐘供應(yīng)終端15a上。邏輯模塊15的內(nèi)電路35響應(yīng)斷定的啟動信號開始操作，并且與時鐘供應(yīng)終端15a供應(yīng)的時鐘信號同步操作。當(dāng)完成預(yù)定的序列后，邏輯電路16將啟動信號設(shè)置為否定狀態(tài)時，內(nèi)電路35將結(jié)束其操作。
由于供應(yīng)到操作啟動終端15b的啟動信號轉(zhuǎn)換成否定狀態(tài)，時鐘控制電路12的“與”電路23的輸入被設(shè)置為“0”，并且將停止向邏輯模塊15的時鐘供應(yīng)終端15a供應(yīng)時鐘信號。
如此，響應(yīng)供應(yīng)到終端或存儲在每個模塊的指令寄存器中以命令操作開始和停止的信號(數(shù)據(jù))，控制向每個模塊供應(yīng)時鐘的開始和停止。在這種配置中，不是微控制器確定時鐘供應(yīng)的開始和暫停的時限。由此，即使時鐘控制單元的尺寸減小以增加模塊的數(shù)量，微控制器不承受負(fù)載的增加。另外，不管微控制器的處理循環(huán)，可以不停地控制開始和停止時鐘供應(yīng)的時限以反映功能模塊實際操作的開始和暫停。
圖2為根據(jù)本發(fā)明半導(dǎo)體集成電路一種變體的框圖。在圖2中，與圖1中相同的那些元件將用相同的號碼標(biāo)出。
圖2的半導(dǎo)體集成電路包括微控制器11，時鐘控制電路12A，邏輯模塊13和時鐘產(chǎn)生電路17。時鐘控制電路12A包括“與”電路21和延遲電路24。邏輯電路13包括指令寄存器31和內(nèi)電路32。
當(dāng)微控制器11向邏輯模塊13發(fā)出開始命令時，邏輯模塊13的指令寄存器31將設(shè)置為“1”。
時鐘控制電路12A的“與”電路21接收已經(jīng)經(jīng)歷延遲電路24的預(yù)定時間延遲的指令寄存器31的設(shè)定數(shù)據(jù)并作為它的一種輸入，并且還接收時鐘產(chǎn)生電路17供應(yīng)的時鐘信號作為它的另一種輸入。當(dāng)存儲在指令寄存器31中的設(shè)定數(shù)據(jù)被設(shè)置為“1”時，時鐘控制電路12A開始向邏輯模塊13的時鐘供應(yīng)終端13a供應(yīng)時鐘產(chǎn)生電路17產(chǎn)生的時鐘信號，并且預(yù)定時間延遲相應(yīng)于延遲電路24的延遲時間。邏輯模塊13的內(nèi)電路32響應(yīng)指令寄存器31的設(shè)定數(shù)據(jù)“1”開始操作，并且與時鐘供應(yīng)終端13a供應(yīng)的時鐘信號同步操作。完成操作后，內(nèi)電路32發(fā)出操作完成標(biāo)記，從而將指令寄存器31重置為“0”。
當(dāng)指令寄存器31被重置為“0”時，時鐘控制電路12A的“與”電路21的輸入被設(shè)置為“0”，預(yù)定時間延遲相應(yīng)于延遲電路24的延遲時間，并且將停止向邏輯模塊13的時鐘供應(yīng)終端13a供應(yīng)時鐘信號。
通過內(nèi)電路32的控制電路等電路向指令寄存器31發(fā)出操作完成標(biāo)記是一種總體的配置。在這樣的配置中，當(dāng)內(nèi)電路32的控制電路檢測到操作完成并發(fā)出操作完成標(biāo)記時，實際的操作可以沒有結(jié)束下來。有效數(shù)據(jù)仍然可以存在于諸如內(nèi)電路32內(nèi)部的觸發(fā)器的電路元件中，只有在幾個周期以后輸出這些剩余的數(shù)據(jù)時操作才實際結(jié)束下來。如果在這種情況下立即停止時鐘信號的供應(yīng)，那么輸出數(shù)據(jù)等的操作不能適當(dāng)?shù)亟Y(jié)束。
在圖2的配置中，從響應(yīng)操作完成標(biāo)記的重置指令寄存器31的時間到操作實際完成的時間考慮處理延遲，延遲電路24提供在時鐘控制電路中。于是延遲電路24被用于延遲指令寄存器31的設(shè)定數(shù)據(jù)，從而吸收處理延遲。這種配置還可以應(yīng)用到圖1示出的邏輯模塊14和邏輯模塊15上。預(yù)先將延遲電路24的延遲時間設(shè)置為預(yù)定時間長度，它反應(yīng)重置指令寄存器31和操作的實際完成之間的時間差。通過改變包括在延遲元件系列中的延遲元件數(shù)量調(diào)整延遲時間。延遲電路24的延遲還在操作開始時從設(shè)置指令寄存器31的時間到內(nèi)電路32實際開始的時間用作補償處理延遲。
如此，延遲電路被提供在一種配置中，在該配置中響應(yīng)供應(yīng)到終端或存儲在每個模塊的指令寄存器中以命令操作開始和停止的信號(數(shù)據(jù))，控制向每個模塊供應(yīng)時鐘的開始和停止。該延遲電路延遲了要被存儲在指令寄存器中的信號或者要被供應(yīng)到終端的信號，從而控制了時鐘供應(yīng)的開始和停止并同時補償了功能模塊內(nèi)部的內(nèi)電路的處理延遲。
圖3為根據(jù)本發(fā)明半導(dǎo)體集成電路一種變體的框圖。在圖3中，與圖1中相同的那些元件用相同的號碼標(biāo)出。
圖3的半導(dǎo)體集成電路包括微控制器11，時鐘控制電路12B，邏輯模塊13和時鐘產(chǎn)生電路17。時鐘控制電路12B包括“與”電路21，變化點檢測電路41，延遲電路42和43以及選擇器44。邏輯模塊13包括指令寄存器31和內(nèi)電路32。
時鐘控制電路12B的變化點檢測電路41檢測指令寄存器31的數(shù)據(jù)是否從“0”變?yōu)椤?”或者從“1”變?yōu)椤?”。
圖4為變化點檢測電路41的電路配置實例的電路圖。
圖4的變化點檢測電路41包括觸發(fā)器51至54和“與”電路55和56。每個“與”電路55和56具有一種用作負(fù)邏輯輸入的輸入。當(dāng)指令寄存器31的數(shù)據(jù)從“0”變?yōu)椤?”時，觸發(fā)器51和53在其中存儲“0”，并且其輸出被設(shè)置為0。另外，觸發(fā)器52和54在其中存儲“1”，并且其輸出被設(shè)置為1。因此，“與”電路55和56的輸出分別變成1和0，并供應(yīng)到選擇器44上。當(dāng)指令寄存器31的數(shù)據(jù)從“1”變?yōu)椤?”時，觸發(fā)器51和53在其中存儲“1”，并且其輸出被設(shè)置為1。另外，觸發(fā)器52和54在其中存儲“0”，并且其輸出設(shè)置為0。因此，“與”電路55和56的輸出分別變?yōu)?和1，并供應(yīng)到選擇器44上。
再次參照圖3，響應(yīng)變化點檢測電路41的變化點探測的選擇器44選擇延遲電路42和延遲電路43的一種輸出，并向“與”電路21的輸入供應(yīng)選擇的輸出。延遲電路42和43分別具有不同的延遲時間，并接收指令寄存器31的設(shè)定數(shù)據(jù)。因此，指令寄存器31的設(shè)定數(shù)據(jù)導(dǎo)致延遲，它對應(yīng)于選擇器44選擇的延遲電路，并供應(yīng)到上述“與”電路21的上述的輸入中?！芭c”電路21的另一輸入接收時鐘產(chǎn)生電路17供應(yīng)的時鐘信號。
圖5為解釋時鐘控制電路12B操作的信號時間表。
當(dāng)微控制器11向邏輯模塊13發(fā)出開始命令時，邏輯模塊13的指令寄存器31將設(shè)置為“1”。如在這種情況下響應(yīng)存儲在指令寄存器31中的設(shè)定數(shù)據(jù)從“0”變?yōu)椤?”的情況，選擇器44選擇延遲電路42的輸出(延遲時間D1)，并向“與”電路21供應(yīng)選擇的輸出。在預(yù)定時間周期被延遲電路42的延遲時間控制后，時鐘控制電路12B開始向邏輯模塊13的時鐘供應(yīng)終端13a供應(yīng)時鐘產(chǎn)生電路17產(chǎn)生的時鐘信號。響應(yīng)指令寄存器31的設(shè)定數(shù)據(jù)“1”，邏輯模塊13的內(nèi)電路32被激活，并與時鐘供應(yīng)終端13a供應(yīng)的時鐘信號同步操作。完成操作后，內(nèi)電路32發(fā)出操作完成標(biāo)記，從而將指令寄存器31重置為“0”。
指令寄存器31重置為“0”對應(yīng)于存儲在指令寄存器31中的設(shè)定數(shù)據(jù)從“1”變?yōu)椤?”，使得選擇器44選擇延遲電路的輸出(延遲時間D2)，并向“與”電路21供應(yīng)選擇的輸出。在預(yù)定時間周期被延遲電路43的延遲時間控制后，時鐘控制電路12B中的“與”電路21的輸入被設(shè)置為“0”，導(dǎo)致向邏輯模塊13的時鐘供應(yīng)終端13a的時鐘供應(yīng)停止。
如先前描述，與指令寄存器31的設(shè)定數(shù)據(jù)相比，內(nèi)電路32的實際操作被延遲。也就是說，在操作開始時，相對于“1”被存儲在指令寄存器31的時間觀測到處理延遲，并且在操作結(jié)束時，關(guān)于“0”被設(shè)置在指令寄存器31中的時間另一處理延遲存在。在操作開始時間的處理延遲和在操作結(jié)束時間的處理延遲不需要是相同的。因此根據(jù)邏輯模塊13的內(nèi)電路32的配置和特征在操作開始和操作結(jié)束之間由時鐘控制電路12B改變時鐘控制定時是所希望的。
在圖3的配置中，變化點檢測電路41確定指令寄存器31是否已經(jīng)從“0”變?yōu)椤?”或者是否已經(jīng)從“1”變?yōu)椤?”，并且根據(jù)該確定通過使用選擇器44選擇延遲電路42的輸出或延遲電路43的輸出。如此，指令寄存器31的設(shè)定數(shù)據(jù)被延遲了相應(yīng)于選擇的延遲電路的延遲長度，使得可能適當(dāng)?shù)匚赵诓僮鏖_始時的處理延遲和在操作結(jié)束時的處理延遲。這種配置還可以被應(yīng)用到圖1示出的邏輯模塊14或邏輯模塊15上。應(yīng)當(dāng)注意到通過調(diào)整延遲系列中的延遲元件的數(shù)量延遲電路42和43的延遲時間被設(shè)置為各自的時間長度，相應(yīng)于在操作開始時的處理延遲和在操作結(jié)束時的處理延遲。
如此，在一種配置中通過選擇的延遲長度延遲了供應(yīng)到終端或存儲在指令寄存器中的信號，在該配置中響應(yīng)供應(yīng)到終端或存儲在每個模塊的指令寄存器中以命令操作開始和停止的信號(數(shù)據(jù))，控制向每個模塊供應(yīng)時鐘的開始和停止。這就使得在操作開始和操作結(jié)束之間的不同時間上控制時鐘供應(yīng)的開始和停止變成可能，以便在功能模塊內(nèi)部補償內(nèi)電路的處理延遲，它在操作開始時和在操作結(jié)束時是不同的。
圖6為根據(jù)本發(fā)明半導(dǎo)體集成電路配置的一種變體的框圖。在圖6中，與圖1相同的那些元件用相同的參考號碼標(biāo)出。
圖6的半導(dǎo)體集成電路包括微控制器11，時鐘控制電路12C，邏輯模塊13A和時鐘產(chǎn)生電路17。控制電路12C包括“與”電路21，“與”電路25，延遲電路62和63。邏輯模塊13A包括指令寄存器31和內(nèi)電路32A。
當(dāng)微控制器11向邏輯模塊13A發(fā)出開始命令時，“1”將被設(shè)置到邏輯模塊13A的指令寄存器31上。
時鐘控制電路12C的“與”電路21在其輸入端接收被延遲電路62延遲預(yù)定延遲長度的存儲在指令寄存器31中的設(shè)定數(shù)據(jù)，并在另一輸入端接收時鐘產(chǎn)生電路17供應(yīng)的時鐘信號。當(dāng)存儲在指令寄存器31中的設(shè)定數(shù)據(jù)被設(shè)置為“1”時，在被延遲電路62的延遲時間控制的預(yù)定時間周期后，時鐘控制電路12C開始向邏輯模塊13A的時鐘供應(yīng)終端13e供應(yīng)時鐘產(chǎn)生電路17產(chǎn)生的時鐘信號。出于同樣原因，時鐘控制電路12C的“與”電路25在其一個輸入端接收存儲在被延遲電路63延遲預(yù)定延遲長度的指令寄存器31中的設(shè)定數(shù)據(jù)，并在另一輸入端接收時鐘產(chǎn)生電路17供應(yīng)的時鐘信號。當(dāng)存儲在指令寄存器31中的設(shè)定數(shù)據(jù)設(shè)置為“1”時，在被延遲電路63的延遲時間控制的預(yù)定時間周期后，時鐘控制電路12C開始向邏輯模塊13A的時鐘供應(yīng)終端13f供應(yīng)時鐘產(chǎn)生電路17產(chǎn)生的時鐘信號。
響應(yīng)指令寄存器31的設(shè)定數(shù)據(jù)“1”，邏輯模塊13A的內(nèi)電路32A被激活，并與時鐘供應(yīng)終端13e和13f供應(yīng)的時鐘信號同步操作。完成操作后，內(nèi)電路32A發(fā)出操作完成標(biāo)記，從而將指令寄存器31重置為“0”。
在對應(yīng)于延遲電路62的延遲時間的預(yù)定時間周期后，指令寄存器31的重置為“0”停止向邏輯模塊13A的時鐘供應(yīng)終端13e供應(yīng)時鐘信號。另外，在對應(yīng)于延遲電路63的延遲時間的預(yù)定時間周期后，停止向邏輯模塊13A的時鐘供應(yīng)終端13f供應(yīng)時鐘信號。這種配置也可以應(yīng)用到圖1示出的邏輯模塊14和邏輯模塊15上。
如此，在一種配種通過多個延遲電路延遲供應(yīng)到終端和存儲在指令寄存器中的信號，在該配置中響應(yīng)供應(yīng)到終端或存儲在每個模塊的指令寄存器中以命令操作開始和停止的信號(數(shù)據(jù))，控制向每個模塊供應(yīng)時鐘的開始和停止。這就使得在各自的時鐘開始和時鐘暫停時間上向功能模塊供應(yīng)多個時鐘信號成為可能。因此根據(jù)功能模塊中的各自部分的操作順序供應(yīng)時鐘信號變成可能，從而實現(xiàn)更加連續(xù)不斷的時鐘控制操作。
另外，本發(fā)明不局限于這些實施例，在不脫離本發(fā)明范圍的情況下可進(jìn)行各種變化和修改。
本發(fā)明是以2001年8月28日向日本專利局申請的日本優(yōu)先申請?zhí)?001-258710為基礎(chǔ)的，其整個內(nèi)容在此作為參考。
權(quán)利要求
1.一種半導(dǎo)體集成電路，包括多個功能模塊，每個模塊分別響應(yīng)相應(yīng)的命令信號的肯定和否定開始和停止其操作；一種時鐘產(chǎn)生電路，其產(chǎn)生時鐘信號；一種時鐘控制電路，其響應(yīng)相應(yīng)的命令信號的肯定開始向每個所述功能模塊供應(yīng)時鐘信號，并且響應(yīng)相應(yīng)的命令信號的否定停止向每個所述功能模塊供應(yīng)時鐘信號。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，還包括一種控制器，其相對于每個所述功能模塊控制命令信號。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路，其中至少一個所述功能模塊包括一種寄存器，其存儲相應(yīng)的命令信號，所述控制器將所述寄存器中的命令信號設(shè)置成肯定狀態(tài)，在所述至少一個所述功能模塊完成操作后所述至少一個所述功能模塊將所述寄存器中的命令信號重置成否定狀態(tài)。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體集成電路，其中所述時鐘控制電路根據(jù)所述寄存器的狀態(tài)控制向所述至少一個所述功能模塊供應(yīng)時鐘信號的開始和停止。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其中所述時鐘控制電路相對于至少一個所述功能模塊延遲命令信號，并且根據(jù)延遲的命令信號的狀態(tài)控制向所述至少一個所述功能模塊供應(yīng)時鐘信號的開始和停止。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其中所述時鐘控制電路相對于至少一個所述功能模塊以第一延遲延遲命令信號，并根據(jù)被第一延遲延遲的命令信號的狀態(tài)開始向所述至少一個所述功能模塊供應(yīng)時鐘信號，并且其中所述時鐘控制電路相對于所述至少一個所述功能模塊以第二延遲延遲命令信號，并根據(jù)第二延遲延遲的命令信號的狀態(tài)停止向所述至少一個所述功能模塊供應(yīng)時鐘信號。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其中所述時鐘控制電路相對于至少一個所述功能模塊以第一延遲延遲命令信號，并向所述至少一個所述功能模塊供應(yīng)時鐘信號，該信號具有根據(jù)第一延遲延遲的命令信號狀態(tài)而被控制的開始和停止時間，并且其中所述時鐘控制電路相對于所述至少一個所述功能模塊以第二延遲延遲命令信號，并向所述至少一個所述功能模塊供應(yīng)另一種時鐘信號，該信號具有根據(jù)第二延遲延遲的命令信號狀態(tài)而被控制的開始和停止時間。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其中至少一個所述功能模塊具有相應(yīng)的命令信號，該信號根據(jù)預(yù)定電路的預(yù)定操作序列而被肯定和否定。
9.一種控制時鐘的方法，包括以下步驟產(chǎn)生要被供應(yīng)到多個功能模塊的時鐘信號，每個功能模塊分別響應(yīng)相應(yīng)的命令信號的肯定和否定開始和停止其操作；響應(yīng)相應(yīng)的命令信號的肯定開始向每個所述功能模塊供應(yīng)時鐘信號；以及響應(yīng)相應(yīng)的命令信號的否定停止向每個所述功能模塊供應(yīng)時鐘信號。
10.根據(jù)權(quán)利要求9所述的方法，還包括延遲命令信號的步驟，其中所述開始供應(yīng)時鐘信號的步驟響應(yīng)延遲的命令信號的肯定開始供應(yīng)時鐘信號，并且所述停止供應(yīng)時鐘信號的步驟響應(yīng)延遲的命令信號的否定停止供應(yīng)時鐘信號。
11.根據(jù)權(quán)利要求9所述的方法，還包括以第一延遲長度延遲命令信號和以第二延遲長度延遲命令信號，其中所述開始供應(yīng)時鐘信號的步驟響應(yīng)第一延遲長度延遲的命令信號的肯定開始供應(yīng)時鐘信號，并且所述停止供應(yīng)時鐘信號的步驟響應(yīng)第二延遲長度延遲的命令信號的否定停止供應(yīng)時鐘信號。
12.根據(jù)權(quán)利要求9所述的方法，還包括以第一延遲長度延遲命令信號和以第二延遲長度延遲命令信號，其中所述開始供應(yīng)時鐘信號的步驟和所述停止供應(yīng)時鐘信號的步驟供應(yīng)具有根據(jù)以第一延遲長度延遲的命令信號的狀態(tài)而被控制的開始和停止時間的時鐘信號，并且供應(yīng)具有根據(jù)以第二延遲長度延遲的命令信號的狀態(tài)而被控制的開始和停止時間的另一時鐘信號。
全文摘要
一種半導(dǎo)體集成電路包括多個功能模塊，每個模塊分別響應(yīng)相應(yīng)的命令信號的肯定和否定開始和停止其操作，還包括一種產(chǎn)生時鐘信號的時鐘產(chǎn)生電路，一種時鐘控制電路，該控制電路響應(yīng)相應(yīng)的命令信號的肯定開始向每個功能模塊供應(yīng)時鐘信號，并響應(yīng)相應(yīng)的命令信號的否定停止向每個功能模塊供應(yīng)時鐘信號。
文檔編號G06F1/32GK1403887SQ0210583
公開日2003年3月19日 申請日期2002年4月11日 優(yōu)先權(quán)日2001年8月28日
發(fā)明者山田良和, 金杉雅己, 谷口章二, 黑巖功一 申請人:富士通株式會社