電壓調(diào)節(jié)電路的制作方法
【專(zhuān)利說(shuō)明】
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種電路設(shè)計(jì)領(lǐng)域，尤其涉及帶抬壓電路的電壓調(diào)節(jié)電路。
【【背景技術(shù)】】
[0002]相位補(bǔ)償有助于保證負(fù)反饋環(huán)路的穩(wěn)定性。圖1是一種現(xiàn)有的電壓調(diào)壓器的補(bǔ)償方式。相位裕度是衡量穩(wěn)定性的一種標(biāo)準(zhǔn)。相位裕度越大，穩(wěn)定性越好。很多電壓調(diào)壓器被用于給數(shù)字電路供電，隨著數(shù)字電路的工藝改進(jìn)，一般會(huì)不斷減小數(shù)字電路供電電壓，例如以前用1.8V供電的數(shù)字電路，逐漸迀移至1.2V供電的設(shè)計(jì)，隨著不斷發(fā)展，有些數(shù)字電路進(jìn)一步減小供電電壓至1.1V或1.0V，甚至0.9V，即圖1中節(jié)點(diǎn)Vo的電壓被設(shè)計(jì)為更低如0.9V的電壓。為了節(jié)省芯片面積，圖1中的電容MPC —般用PM0S管來(lái)實(shí)現(xiàn)。PM0S管如圖1連接方式形成電容MPC，該電容的電容值會(huì)隨著其兩端的電壓變化而變化，當(dāng)其兩端電壓(即Vo和節(jié)點(diǎn)VA之間的電壓差)越小時(shí)，其電容值越小。這樣就導(dǎo)致隨著Vo電壓越低時(shí)，MPC兩端的電壓差越小，導(dǎo)致MPC的電容值減小，當(dāng)MPC電容值太小時(shí)，電壓調(diào)壓器環(huán)路的相位裕度就會(huì)太小，導(dǎo)致環(huán)路振蕩。同時(shí)，芯片生產(chǎn)時(shí)，有些芯片會(huì)位于慢工藝角(Slowcorner)，此時(shí)，晶體管MNY3的閾值電壓偏高，導(dǎo)致VA節(jié)點(diǎn)的電壓偏高，將惡化此問(wèn)題。當(dāng)芯片工作溫度升高時(shí)，晶體管MNY3的閾值電壓也會(huì)增大，導(dǎo)致VA節(jié)點(diǎn)的電壓增加，進(jìn)一步惡化此問(wèn)題。
[0003]有必要提出一種方案以解決上述問(wèn)題。
【
【發(fā)明內(nèi)容】
】
[0004]本發(fā)明的目的之一在于提供一種電壓調(diào)節(jié)電路，其可以加大補(bǔ)償電容兩端的電壓差，從而提尚相位裕度。
[0005]為實(shí)現(xiàn)上述目的，根據(jù)本發(fā)明的一個(gè)方面，本發(fā)明提供一種電壓調(diào)節(jié)電路，其包括:輸入級(jí)電路，其包括第一電流源、第一差分晶體管、第二差分晶體管、第三晶體管和第四晶體管，第一電流源的輸入端與輸入電壓相連，其輸出端與第一差分晶體管和第二差分晶體管的源極相連，第一差分晶體管的漏極與第三晶體管的漏極相連，第三晶體管的源極接地，第二差分晶體管的漏極與第四晶體管的漏極相連，第四晶體管的源極接地，第二差分晶體管的柵極與參考電壓相連；第二級(jí)電路，其第一輸入端與第三晶體管的柵極相連，其第二輸入端與第四晶體管的柵極相連；輸出級(jí)電路，其輸入端與第二級(jí)電路的輸出端相連，其輸出端得到輸出電壓，其包括有串聯(lián)于所述輸出級(jí)電路的輸出端和接地端之間的分壓電路，該分壓電路的輸出端與第一差分晶體管的柵極相連；抬壓電路，其輸入端與所述輸出級(jí)電路的輸出端相連；補(bǔ)償電路，其包括M0S晶體管，其柵極與第二差分晶體管的漏極相連，其源極、漏極和襯體端都與所述抬壓電路的輸出端相連，其中所述抬壓電路的輸出端輸出的電壓等于輸出級(jí)電路的輸出電壓和預(yù)定閾值電壓的和。
[0006]進(jìn)一步的，所述抬壓電路包括電流源IS1和PM0S晶體管MPS，其中電流源IS1的輸入端與輸入電壓相連，其輸出端與PM0S晶體管MPS的源極相連，PM0S晶體管MPS的柵極作為所述抬壓電路的輸入端，PMOS晶體管MPS的源極作為所述抬壓電路的輸出端，PMOS晶體管MPS的漏極接地，PMOS晶體管MPS的襯體端與其源極或輸入電壓相連，所述預(yù)定閾值電壓為所述PMOS晶體管MPS的柵源電壓的絕對(duì)值。
[0007]進(jìn)一步的，所述抬壓電路包括電流源IS2和NM0S晶體管麗S，其中電流源IS2的輸入端與輸入電壓相連，其輸出端與NM0S晶體管麗S的漏極相連，NM0S晶體管麗S的源極作為所述抬壓電路的輸入端，NM0S晶體管MNS的漏極作為所述抬壓電路的輸出端，NM0S晶體管麗S的襯體端接地，所述預(yù)定閾值電壓為所述NM0S晶體管麗S的柵源電壓的絕對(duì)值。
[0008]進(jìn)一步的，第二級(jí)電路包括晶體管1階2、]\0^4、]\^4、麗3、]\^5和第二電流源Iss2，其中晶體管MNY2的源極接地，柵極作為第二級(jí)電路的第一輸入端，其漏極與晶體管MPY4的漏極相連，晶體管MPY4的源極接輸入電壓，其柵極與晶體管MP4的柵極相連，晶體管MN3的源極接地，柵極作為第二級(jí)電路的第二輸入端，其漏極與晶體管MP4的漏極相連，晶體管MP4的源極接輸入電壓，晶體管MP5的源極接輸入電壓，柵極與晶體管MP4的漏極相連，其漏極與第二電流源Iss2的輸入端相連，第二電流源Iss2的輸出端接地，晶體管MP5的漏極作為第二級(jí)電路的輸出端。
[0009]與現(xiàn)有技術(shù)相比，本發(fā)明中通過(guò)設(shè)置抬壓電路，可以加大補(bǔ)償電容兩端的電壓差，從而提尚相位裕度。
【【附圖說(shuō)明】】
[0010]為了更清楚地說(shuō)明本發(fā)明實(shí)施例的技術(shù)方案，下面將對(duì)實(shí)施例描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見(jiàn)地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)性的前提下，還可以根據(jù)這些附圖獲得其它的附圖。其中:
[0011]圖1為現(xiàn)有技術(shù)中的電壓調(diào)節(jié)器的電路示意圖；
[0012]圖2為本發(fā)明中的電壓調(diào)節(jié)器在一個(gè)實(shí)施例中的電路示意圖；
[0013]圖3為本發(fā)明中的電壓調(diào)節(jié)器在另一個(gè)實(shí)施例中的電路示意圖；
[0014]圖4為本發(fā)明中的電壓調(diào)節(jié)器在再一個(gè)實(shí)施例中的電路示意圖。
【【具體實(shí)施方式】】
[0015]本發(fā)明的詳細(xì)描述主要通過(guò)程序、步驟、邏輯塊、過(guò)程或其他象征性的描述來(lái)直接或間接地模擬本發(fā)明技術(shù)方案的運(yùn)作。為透徹的理解本發(fā)明，在接下來(lái)的描述中陳述了很多特定細(xì)節(jié)。而在沒(méi)有這些特定細(xì)節(jié)時(shí)，本發(fā)明則可能仍可實(shí)現(xiàn)。所屬領(lǐng)域內(nèi)的技術(shù)人員使用此處的這些描述和陳述向所屬領(lǐng)域內(nèi)的其他技術(shù)人員有效的介紹他們的工作本質(zhì)。換句話(huà)說(shuō)，為避免混淆本發(fā)明的目的，由于熟知的方法和程序已經(jīng)容易理解，因此它們并未被詳細(xì)描述。
[0016]此處所稱(chēng)的“一個(gè)實(shí)施例”或“實(shí)施例”是指可包含于本發(fā)明至少一個(gè)實(shí)現(xiàn)方式中的特定特征、結(jié)構(gòu)或特性。在本說(shuō)明書(shū)中不同地方出現(xiàn)的“在一個(gè)實(shí)施例中”并非均指同一個(gè)實(shí)施例，也不是單獨(dú)的或選擇性的與其他實(shí)施例互相排斥的實(shí)施例。
[0017]圖2為本發(fā)明中的電壓調(diào)節(jié)器在一個(gè)實(shí)施例200中的電路示意圖。所述電壓調(diào)節(jié)電路200包括輸入級(jí)電路210、第二級(jí)電路(未標(biāo)記)、輸出級(jí)電路220、抬壓電路230和補(bǔ)償電路MPC (或稱(chēng)補(bǔ)償電容或電容)。
[0018]所述輸入級(jí)電路210包括第一電流源Issl、第一差分晶體管MP1、第二差分晶體管MPY1、第三晶體管麗2和第四晶體管MNY3。第一電流源Issl的輸入端與輸入電壓Vin相連，其輸出端與第一差分晶體管MP1和第二差分晶體管MPY1的源極相連，第一差分晶體管MP1的漏極與第三晶體管MN2的漏極相連，第三晶體管麗2的源極接地，第二差分晶體管MPY1的漏極與第四晶體管MNY3的漏極相連，第四晶體管MNY3的源極接地，第二差分晶體管MPY1的柵極與參考電壓Vref相連。
[0019]所述第二級(jí)電路包括第一輸入端、第二輸入端和輸出端。所述第二級(jí)電路的第一輸入端與第三晶體管MN2的柵極相連，其第二輸入端與第四晶體管MN3的柵極相連。具體的，第二級(jí)電路包括晶體管MNY2、MPY4、MP4、麗3、MP5和第二電流源I ss2。其中晶體管MNY2的源極接地，柵極作為第二級(jí)電路的第一輸入端，其漏極與晶體管MPY4的漏極相連，晶體管MPY4的源極接輸入電壓Vin，其柵極與晶體管MP4的柵極相連。晶體管MN3的源極接地，柵極作為第二級(jí)電路的第二輸入端，其漏極與晶體管MP4的漏極相連，晶體管MP4的源極接輸入電壓Vin。晶體管MP5的源極接輸入電壓，柵極與晶體管MP4的漏極相連，其漏極與第二電流源Iss2的輸入端相連，第二電流源Iss2的輸出端接地，晶體管MP5的漏極作為第二級(jí)電路的輸出端。
[0020]輸出級(jí)電路220的輸入端與第二級(jí)電路的輸出端相連，其輸出端Vo得到輸出電壓。所述輸出級(jí)電路220包括晶體管MP6和串聯(lián)于輸出端Vo和接地端之間的分壓電路。所述晶體管MP6的源極接輸入電壓Vin，漏極接所述輸出級(jí)電路的輸出端Vo，其柵極作為所述輸出級(jí)電路220的輸入端。所述分壓電路包括第一分壓電阻Rfl和第二分壓電阻Rf2，第一分壓電阻和第二分壓電阻的中間節(jié)點(diǎn)為分壓電路的輸出端，該分壓電路的輸出端與第一差分晶體管MP1的柵極相連。
[0021]所述補(bǔ)償電路是一個(gè)補(bǔ)償電容，所述補(bǔ)償電容為M0S晶體管MPC。該M0S晶體管MPC的柵極與第二差分晶體管MPY1的漏極相連，其源極、漏極和襯體端都與所述抬壓電路230的輸出端相連。
[0022]所述抬壓電路230的輸入端與所述輸出級(jí)電路的輸出端Vo相連，輸出端與M0S晶體管MPC的源極、漏極和襯體端相連。所述抬壓電路230的輸出端輸出的電壓VB等于輸出級(jí)電路的輸出電壓Vo和預(yù)定閾值電壓的和。
[0023]在一個(gè)實(shí)施例中，晶體管MPY4、MP4、MP5、MP6、第一差分晶體管MP1、第二差分晶體管 MPY1 為 PMOS (P-channel Metal Oxide Semiconductor)晶體管，