專利名稱：可編程穩(wěn)壓電源序列邏輯控制器的制作方法
技術領域：
本實用新型涉及一種可編程的穩(wěn)壓電源序列邏輯控制器。
穩(wěn)壓電源工作時，控制器要不斷地對電源的輸出電壓、調(diào)壓回路狀態(tài)、控制回路狀態(tài)、各種故障狀態(tài)等參數(shù)值進行實時監(jiān)測，將監(jiān)測結果和先前邏輯組合成為一序列，根據(jù)此序列去調(diào)用一當前邏輯，便可調(diào)節(jié)電源的輸出電壓值使之穩(wěn)定在規(guī)定的精度范圍以內(nèi)或是選定電源的工作方式，目前市場上的穩(wěn)壓電源控制器有硬件布線邏輯控制器和微處理器程序控制邏輯控制器兩種，前者是中小規(guī)?；倦娐泛屠^電器或電機構成(如DH1740A)的控制器，核心是由計數(shù)器電路和時序邏輯發(fā)生器電路組成，其成本低、不可編程、性能價格比低；后者是大規(guī)模集成電路和繼電器或電機構成(如KL系列)的控制器，核心是由微處理器和程序存儲器(包括可編程單元、狀態(tài)方式電路和延時驅動電路)組成，其成本高、可編程、性能價格比高。
本實用新型的任務是提供一種不采用微處理器，而是使用可編程單元(如EPROM紫外線擦除只讀存儲器)和鎖存器的低成本、可編程、性能價格比高的序列邏輯控制器。
本實用新型是這樣實現(xiàn)的，一種由可編程單元PROM、鎖存器LOCK、比較器電路COMP、狀態(tài)方式電路MANN、譯碼器電路TRAN(由譯碼器TRAN1、譯碼器TRAN2、集成電路U7構成)、延時驅動電路PROL、地址數(shù)據(jù)總線AD-BUS、輸入總線IN-BUS、輸出總線OUT-BUS組成的可編程穩(wěn)壓電源序列邏輯控制器，其特征在于可編程單元PROM(27128)的地址輸入端A0～A13與地址數(shù)據(jù)總線AD-BUS的D0～D4、A5～A13連接，輸出端D0～D7與鎖存器LOCK(74LS273)的輸入端D1～D8聯(lián)接，鎖存器LOCK的數(shù)據(jù)輸出端Q1～Q8與地址數(shù)據(jù)總線AD-BUS的D0～D7聯(lián)接；狀態(tài)方式電路MANN的輸入端COL1～COL31經(jīng)輸入總線IN-BUS、外接執(zhí)行機構與輸出總線OUT-BUS的IO/1～IO/31一一對應聯(lián)結，CO-PL、CO-RE經(jīng)執(zhí)行機構分別與延時驅動電路PROL的SW-PL、SW-RE對應聯(lián)接，或門U5、U6的輸出端及電阻R1的一端分別與地址數(shù)據(jù)總線AD-BUS的A9、A10、A11聯(lián)接，手動/自動開關K1的1、3端分別接輸入總線IN-BUS的AC220、PULS；譯碼器TRAN1(74LS154)、TRAN2(74LS154)的輸入端A～D分別與地址數(shù)據(jù)總線AD-BUS的D0～D3聯(lián)接，譯碼器TRAN1的輸出端0～15對應與輸出總線OUT-BUS的UP-TO、IO/1～IO/15聯(lián)接，譯碼器TRAN2的輸出端0～15對應與輸出總線OUT-BUS的IO/16～IO/31聯(lián)接，譯碼器TRAN1、TRAN2的控制器端G分別與地址數(shù)據(jù)總線AD-BUS的D4、4D聯(lián)接；延時驅動電路PROL中計數(shù)延時COUN集成塊(MC14060)的復位端RST接地址數(shù)據(jù)總線AD-BUS的D7，反相器U8、U9的一端分別接地址數(shù)據(jù)總線AD-BUS的D5、D6，另一端分別接輸出總線OUT-BUS的SW-PL、SW-RE，反相器U10、與非門U11、U12一端分別接輸出總線OUT-BUS的ORDER、U0-HI、U0-L0，與非門U11、U12的另一端分別接地址數(shù)據(jù)總線AD-BUS的A8、A7；可編程單元PROM的控制端OE、延時驅動電路PROL中時鐘輸入端CIN及鎖存器LOCK的控制端CLK經(jīng)地址數(shù)據(jù)總線AD-BUS的CLK接狀態(tài)方式電路中開K1的端。狀態(tài)方式電路MANN由或門U5、U6，開關K1、K2、K3，按鍵AN1，電阻R1、R2、R3、R4構成；延時驅動電路PROL由計數(shù)器COUN，跳線器X1，反相器U8、U9、U10，與非門U11、U12構成；計數(shù)器COUN集成塊的輸出端Q7～Q13分別與跳線器X1的一端聯(lián)接，另一端短接后與反相器U10、與非門U11、U12的短接點聯(lián)結。
本實用新型與現(xiàn)有技術比較，具有電路簡潔、成本低、可編程、可靠性高、通用性好、工藝成熟、維護調(diào)試簡便、性能價格比高等優(yōu)點。
附

圖1為本實用新型電原理方框圖；附圖2為本實用新型電原理圖；附圖中比較器電路COMP，可編程單元PROM，鎖存器LOCK，譯碼器TRAN1，譯碼器TRAN2，狀態(tài)方式電路MANN，延時驅動電路PROL，輸入總線IN-BUS，輸出總線OUT-BUS，地址數(shù)據(jù)總線AD-BUS，精度監(jiān)測上限PR-U，精度監(jiān)測下限PR-D，范圍監(jiān)測上限SC-U，范圍監(jiān)測下限SC-D，溫補高精度電壓基準VREF，回路監(jiān)測COL-i(＝1～31)、CO-PL、CO-RE，過流監(jiān)測CU-BIG，同步脈沖PULS，同步時鐘CLK，換相電平AC220，直通驅動UP-TO，回路驅動IO-j(j＝1～31)，換相緩沖驅動SW-PL、SW-RE，延時告警輸出ORDER，過壓緩沖驅動VO-HI，欠壓緩沖驅動VO-LO，延時時間40S96、20S48、10S24、5S12、2S56、1S28，監(jiān)測結果Al(l＝5～13)，邏輯輸出DK(k＝0～7)，電源電壓VCC，電阻R1、R2、R3、R4，開關K1、K2、K3，按鍵AN1，跳線器X1，集成電路U1、U2、U3、U4(均為LM324)，或門U5、U6，反相器U7、U8、U9、U10，與非門U11、U12，計數(shù)器COUN。
以分段調(diào)節(jié)式交流穩(wěn)壓電源為例，結合附圖進一步說明本實用新型。
說明1比較器電路COMP中監(jiān)測上限PR-U及SC-U接UI、U3的“+”端，監(jiān)測下限PR-D及SC-D接U2、U4的“-”端，集成電路的其它“+”端與“-”端均接電壓基準VREF。當監(jiān)測上限超過電壓基準時，U1、U3的輸出為高電平；而當監(jiān)測下限低于電壓基準時，U2、U4的輸出為高電平。
說明2COUN的RST端輸入低電平時，COUN的輸出端均為低電平。RST端輸入高電平時，COUN的CIN端輸入同步時鐘CLK有效，當CLK輸入了二進制i次冪個脈沖時，輸出端Qi輸出一個高電平。
說明3除先前說明、同步脈沖PULS、同步時鐘CLK以外，設輸入時高電平有效，輸出時低電平有效，數(shù)制為十六進制。輸入電壓范圍為±31％，輸出電壓的精度為±1％(即按31檔調(diào)節(jié))，工作頻率為50HZ。
說明4本實用新型總共有16383個序列邏輯步，表述相當系瑣，現(xiàn)僅說明可編程單元PROM工作在加補償電壓(輸出電壓＜217.8V)和欠電壓(輸出電壓＜198V)等兩種情況。初始化時可編程單元PROM的輸入為0000H、輸出為00H。跳線器X1選擇10S24，即延時10.24秒。
當輸出電壓＜217.8V時，比較器電路COMP中的U2“-”端PR-D的電壓值＜“+”端VREF基準電壓值，則U2的輸出A5為高電平，這時可編程單元PROM的輸入為002)H。第一個工作周期同步時鐘CLK的第一拍將該地址單元的內(nèi)容(21H)送鎖存器LOCK，CLK的第二拍將(21H)內(nèi)容從鎖存器LOCK(D0＝1、D5＝1、D1～D4＝0、D6～D7＝0)分成兩路輸出，一路作為先前邏輯返回可編程單元PROM的輸入為0021H，另一路作為當前邏輯去譯碼器TRAN1(UP-TO＝1、IO/1＝0、IO/2～IO/15＝1，譯碼器TRAN2未被選通，則IO/16～IO/31＝1)和去延時驅動電路PROL(SW-PL＝0、SW-RE＝1、ORDER＝1、VO-HI＝1、VO-LO＝1)經(jīng)OUT-BUS總線輸出。若下一個工作周期A5＝0(說明輸出電壓恢復正常)，且電源回路工作正常，MANN的COL-1＝1、CO-PL＝1，經(jīng)U5輸出A9＝1，經(jīng)U6輸出A10＝1，則可編程單元PROM的輸入為0601H，該地址單元的內(nèi)容仍為(21H)(若電源回路工作不正常，則COL-1＝0或CO-PL＝0，輸出A9＝0或A10＝0，則可編程單元PROM的輸入為0401H或0221H或0021H，其地址單元的內(nèi)容均為(1H)，計數(shù)器COUN啟動，延時10.24秒后，ORDER＝0告警輸出)；若下一個工作周期A5＝1(說明輸出電壓仍小于＜217，8V)，且電源回路工作正常COL-1＝1、CO-PL＝1，經(jīng)U5輸出A9＝1，經(jīng)U6輸出A10＝1，則可編程單元PROM的輸入為0621H，該地址單元的內(nèi)容為(22H)(若電源回路工作不正常，則COL-1＝0，經(jīng)U5輸出A9＝0，則可編程單元PROM的輸入為0421H或0221H或0021H，其地址單元的內(nèi)容均為(0A1H)，計數(shù)器COUN啟動，延時10.24秒后，ORDER＝0告警輸出)，其內(nèi)容在同步時鐘CLK的作用下，可編程單元PROM的輸入從0622H變化到062FH，其地址單元的內(nèi)容從(23H)變化到(3OH)，并經(jīng)OUT-BUS總線輸出，這時，由于U7的作用4D＝0，譯碼器電路的輸出，將從TRAN1切換到TRAN2，而可編程單元PROM的輸入則從0630H變化到063FH，其地址單元的內(nèi)容從(30H)變化到(3FH)。并經(jīng)OUT-BUS總線輸出。當可編程單元PROM的A5＝1、A9～A10＝1(即COL-31＝1、CO-PL＝1)、A6～A8＝0、A11～A13＝0、D0～D5＝1、D6～D7＝0時，若輸出電壓繼續(xù)下降直至小于198V，使得比較器電路COMP中的U4“-”端SC-D的電壓值＜“+”端VREF基準電壓值，則U4的輸出A7為高電平，可編程單元PROM的輸入為06DFH，該地址單元的內(nèi)容則為(ODFH)。若下一個工作周期A7＝0，可編程單元PROM的輸入為063FH，該地址單元的內(nèi)容為(3FH)；若下一個工作周期A7＝1，可編程單元PROM的輸入為06DFH，其地址單元的內(nèi)容為(ODFH)，因D7＝1啟動計數(shù)器COUN，每次CLK的第三拍都使得COUN作一次加計數(shù)，COUN計滿1024個脈沖后，即延時10.24秒，COUN的輸出Q10＝1，ORDER＝0告警輸出，因A7＝1與經(jīng)U11后，則VO-LO＝0，經(jīng)OUT-BUS總線輸出欠壓告警信號。
權利要求1.一種由可編程單元PROM、鎖存器LOCK、比較器電路COMP、狀態(tài)方式電路MANN、譯碼器電路TRAN(由譯碼器TRAN1、譯碼器TRAN2、集成電路U7構成)、延時驅動電路PROL、地址數(shù)據(jù)總線AD-BUS、輸入總線IN-BUS、輸出總線OUT-BUS組成的可編程穩(wěn)壓電源系列邏輯控制器，其特征在于可編程單元PROM(27128)的地址輸入端A0～A13與地址數(shù)據(jù)總線AD-BUS的D0～D4、A5～A13聯(lián)接，輸出端D0～D7與鎖存器LOCK(74LS273)的輸入端D1～D8聯(lián)接，鎖存器LOCK的數(shù)據(jù)輸出端Q1～Q8與地址數(shù)據(jù)總線AD-BUS的D0～D7聯(lián)接；狀態(tài)方式電路MANN的輸入端COL1～COL31經(jīng)輸入總線IN-BUS、外接執(zhí)行機構與輸出總線OUT-BUS的IO/1～IO/31一一對應聯(lián)接，CO-PL、CO-RE經(jīng)執(zhí)行機構分別與延時驅動電路PROL的SW-PL、SW-RE對應聯(lián)接，或門U5、U6的輸出端及電阻R1的一端分別與地址數(shù)據(jù)總線AD-BUS的A9、A10、A11聯(lián)接，手動/自動開關K1的1、3端分別接輸入總線IN-BUS的AC220、PULS；譯碼器TRAN1(74LS154)、TRAN2(74LS154)的輸入端A～D分別與地址數(shù)據(jù)總線AD-BUS的D0～D3聯(lián)接，譯碼器TRAN1的輸出端0～15對應與輸出總線OUT-BUS的UP-TO、IO/1～IO/15聯(lián)接，譯碼器TRAN2的輸出端0～15對應與輸出總線OUT-BUS的IO/16～IO/31聯(lián)接，譯碼器TRAN1、TRAN2的控制端G分別與地址數(shù)據(jù)總線AD-BUS的D4、4D聯(lián)接；延時驅動電路PROL中計數(shù)延時COUN集成塊(MC14060)的復位端RST接地址數(shù)據(jù)總線AD-BUS的D7，反相器U8、U9的一端分別接地址數(shù)據(jù)總線AD-BUS的D5、D6，另一端分別接輸出總線OUT-BUS的SW-PL、SW-RE，反相器U10、與非門U11、U12一端分別接輸出總線OUT-BUS的ORDER、U0-HI、U0-L0，與非門U11、U12的另一端分別接地址數(shù)據(jù)總線AD-BUS的A8、A7；可編程單元PROM的COUN控制端OE、延時驅動電路PROL中時鐘輸入端CIN及鎖存器LOCK的控制端CLK經(jīng)地址數(shù)據(jù)總線AD-BUS的CLK接狀態(tài)方式電路中開關K1的一端。
2.根據(jù)權利要求1所述的可編程穩(wěn)壓電源序列邏輯控制器，其特征在于狀態(tài)方式電路MANN由或門U5、U6，開關K1、K2、K3，接鍵AN1，電阻R1～R4構成。
3.根據(jù)權利要求1所述的可編程穩(wěn)壓電源序列邏輯控制器，其特征在于延時驅動電路PROL由計數(shù)器COUN，跳線器X1，反相器U8、U9、U10，與非門U11、U12構成。
4.根據(jù)權利要求1或3所述的可編程穩(wěn)壓電源序列邏輯控制器，其特征在于計數(shù)器COUN集成塊的輸出端Q7～Q13分別與跳線器X1的一端聯(lián)接，另一端短接后與反相器U10、與非門U11、U12的短接點聯(lián)接。
專利摘要本實用新型涉及一種可編程的穩(wěn)壓電源序列邏輯控制器，由可編程單元PROM、鎖存器LOCK、比較器電路COMP、狀態(tài)方式電路MANN、譯碼器電路TRAN、延時驅動電路PROL、地址數(shù)據(jù)總線AD-BUS、輸入總線IN-BUS、輸出總線OUT-BUS構成，其特點在于在單元電路之間采用新的聯(lián)接方式，實現(xiàn)不使用微處理器，而是使用可編程單元和鎖存器的低成本、可編程、性能價格比高的序列邏輯控制器。
文檔編號G05B19/05GK2230940SQ9423163
公開日1996年7月10日 申請日期1994年12月3日 優(yōu)先權日1994年12月3日
發(fā)明者梁大志 申請人:梁大志