本實(shí)用新型屬于通信電路技術(shù)領(lǐng)域，具體涉及到一種基于CPLD的SPI通信控制裝置。

背景技術(shù)：

CPLD是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計(jì)方法是借助集成開發(fā)軟件平臺(tái)，用原理圖、硬件描述語(yǔ)言等方法，生成相應(yīng)的目標(biāo)文件，通過(guò)下載電纜將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。

SPI電路出現(xiàn)的較早，已被人們廣泛使用于測(cè)量，控制，數(shù)據(jù)傳輸中。目前，基于SPI電路的外設(shè)較多，然而，將SPI電路的外設(shè)連接到主控設(shè)備時(shí)，常常會(huì)出現(xiàn)主控設(shè)備的串口通道不足，無(wú)法連接到主控設(shè)備的問(wèn)題。

這些外設(shè)要連接到主控設(shè)備常用的做法是：首先，添加主控器模塊,擴(kuò)充串口通道；其次，兩個(gè)主控器之間通過(guò)連接線互連起來(lái)。這種做法有一些不足：電路比較復(fù)雜，增加了模塊及連線；成本增加；維護(hù)費(fèi)力費(fèi)時(shí)，電路連線較多，不利于查找問(wèn)題；系統(tǒng)功耗增加。

技術(shù)實(shí)現(xiàn)要素：

本實(shí)用新型所要解決的技術(shù)問(wèn)題在于克服上述通信外設(shè)的不足,提供一種設(shè)計(jì)合理、結(jié)構(gòu)簡(jiǎn)單、外圍元器件少、成本低、數(shù)據(jù)處理速度快、設(shè)備物聯(lián)能力強(qiáng)、具有高速數(shù)據(jù)傳輸能力的基于CPLD的SPI通信控制裝置。

解決上述技術(shù)問(wèn)題采用的技術(shù)方案是：具有：對(duì)裝置進(jìn)行控制的CPLD電路；多路SPI通信電路；該電路與CPLD電路相連接；JTAG電路，該電路與CPLD電路相連接。

本實(shí)用新型的多路SPI通信電路包括至少2路SPI通信電路。

本實(shí)用新型的多路SPI通信電路包括6路SPI通信電路。

本實(shí)用新型的SPI通信電路為：連接器P5的7腳～2腳分別通過(guò)電阻R20、電阻R22、電阻R24、電阻R26、電阻R28、電阻R30與集成電路U1的14腳、11腳～7腳，連接器P5的1腳接地。

本實(shí)用新型的CPLD電路為：集成電路U1的125腳接晶振Y1的4腳，集成電路的4腳、104腳、89腳、20腳接JTAG電路，集成電路U1的14腳、11腳～7腳、117腳、21腳～23腳、25腳、27腳、37腳～42腳、60腳～63腳、65腳、67腳、74腳、78腳～82腳、92腳、93腳、96腳～99腳接多路SPI通信電路，集成電路U1的58腳、51腳、130腳、123腳、50腳、73腳、76腳、95腳、115腳、144腳、24腳接3V電源，集成電路U1的3腳、13腳、17腳、26腳、33腳、59腳、64腳、77腳、85腳、94腳、105腳、114腳、135腳、129腳、124腳、57腳、52腳接地，晶振Y1的1腳接3V電源、3腳接地；集成電路U1的型號(hào)為EPM3128ATI144-10N，晶振Y1的型號(hào)為JHY50M。

由于本實(shí)用新型采用了CPLD電路啟動(dòng)第一路SPI通信電路從控制邏輯接收J(rèn)TAG電路傳來(lái)的數(shù)據(jù)，CPLD電路接收到數(shù)據(jù)并對(duì)數(shù)據(jù)進(jìn)行譯碼處理，識(shí)別出數(shù)據(jù)要發(fā)送的通道，將數(shù)據(jù)發(fā)送到該通道，CPLD電路啟動(dòng)其余五路SPI通信電路主控制邏輯，輸出數(shù)據(jù)；同時(shí)CPLD電路啟動(dòng)SPI通信電路主控制邏輯，接收這些數(shù)據(jù)，并啟動(dòng)SPI通信電路從控制邏輯，并對(duì)接收的數(shù)據(jù)進(jìn)行處理，添加相應(yīng)的通道數(shù)據(jù)，并將這些數(shù)據(jù)發(fā)送出去：先將數(shù)據(jù)存儲(chǔ)到CPLD電路內(nèi)部的緩沖區(qū)，然后，通知SPI通信電路主外設(shè)讀出這些數(shù)據(jù)；本裝置設(shè)計(jì)合理、結(jié)構(gòu)簡(jiǎn)單、外圍元器件少、成本低、數(shù)據(jù)處理速度快、設(shè)備物聯(lián)能力強(qiáng)、具有高速數(shù)據(jù)傳輸能力，可推廣應(yīng)用到通信領(lǐng)域。

附圖說(shuō)明

圖1是本實(shí)用新型的電氣原理方框圖。

圖2是本實(shí)用新型的電子線路原理圖。

具體實(shí)施方式

下面結(jié)合附圖和實(shí)施例對(duì)本實(shí)用新型做進(jìn)一步詳細(xì)說(shuō)明，但本實(shí)用新型不限于這些實(shí)施例。

實(shí)施例1

在圖1中，本實(shí)用新型基于CPLD的SPI通信控制裝置由CPLD電路、多路SPI通信電路、JTAG電路連接構(gòu)成，JTAG電路與CPLD電路相連接，多路SPI通信電路與CPLD電路相連接。

在圖2中，本實(shí)施例的CPLD電路由集成電路U1、晶振Y1連接構(gòu)成，集成電路U1的型號(hào)為EPM3128ATI144-10N，晶振Y1的型號(hào)為JHY50M。集成電路U1的125腳接晶振Y1的4腳，集成電路的4腳、104腳、89腳、20腳接JTAG電路，集成電路U1的14腳、11腳～7腳、117腳、21腳～23腳、25腳、27腳、37腳～42腳、60腳～63腳、65腳、67腳、74腳、78腳～82腳、92腳、93腳、96腳～99腳接多路SPI通信電路，集成電路U1的58腳、51腳、130腳、123腳、50腳、73腳、76腳、95腳、115腳、144腳、24腳接3V電源，集成電路U1的3腳、13腳、17腳、26腳、33腳、59腳、64腳、77腳、85腳、94腳、105腳、114腳、135腳、129腳、124腳、57腳、52腳接地，晶振Y1的1腳接3V電源、3腳接地。

在圖2中，本實(shí)施例的多路SPI通信電路由6路SPI通信電路構(gòu)成，也可以由更多路或者更少路SPI通信電路構(gòu)成。第一路SPI通信電路由電阻R20、電阻R22、電阻R24、電阻R26、電阻R28、電阻R30、連接器P5連接構(gòu)成，連接器P5的7腳～2腳分別通過(guò)電阻R20、電阻R22、電阻R24、電阻R26、電阻R28、電阻R30與集成電路U1的14腳、11腳～7腳，連接器P5的1腳接地。第二路SPI通信電路由電阻R1～電阻R6、連接器J2連接構(gòu)成，連接器J2的1腳～6腳分別通過(guò)電阻R1～電阻R6接集成電路U1的117腳、21腳～23腳、25腳、27腳，連接器J2的7腳接地。第三路SPI通信電路由電阻R7～電阻R12、連接器J3連接構(gòu)成，連接器J3的1腳～6腳分別通過(guò)電阻R7～電阻R12接集成電路U1的37腳～42腳，連接器J3的7腳接地。第四路SPI通信電路由電阻R13～電阻R18、連接器J4連接構(gòu)成，連接器J4的1腳～6腳分別通過(guò)電阻R13～電阻R18接集成電路U1的60腳～63腳、65腳、67腳，連接器J4的7腳接地。第五路SPI通信電路由電阻R19、電阻R21、電阻R23、電阻R25、電阻R27、電阻R29、連接器J5連接構(gòu)成，連接器J5的1腳～6腳分別通過(guò)電阻R19、電阻R21、電阻R23、電阻R25、電阻R27、電阻R29接集成電路U1的74腳、78腳～82腳，連接器J5的7腳接地。第六路SPI通信電路由電阻R31～電阻R36、連接器J6連接構(gòu)成，連接器J6的1腳～6腳分別通過(guò)電阻R31～電阻R36接集成電路U1的92腳、93腳、96腳～99腳，連接器J6的7腳接地。

在圖2中，本實(shí)施例的JTAG電路由連接器J1構(gòu)成。連接器J1的5腳～2腳依次接集成電路U1的4腳、104腳、89腳、20腳，連接器J1的1腳接地。

本實(shí)用新型的工作原理如下：

系統(tǒng)上電，晶振Y1工作，首先，集成電路U1開始初始化工作，完成CPLD的硬件配置工作：包括第一路SPI通信電路的從控制邏輯以及其余五路的SPI主控制邏輯。此后，電路進(jìn)入正常工作狀態(tài)。

首先，集成電路U1啟動(dòng)SPI從控制邏輯，等待接收從外部連接器P5傳來(lái)的數(shù)據(jù)。數(shù)據(jù)信號(hào)從連接器P5的3腳輸出，經(jīng)過(guò)電阻R28，輸入到集成電路U1的8腳。其次，集成電路U1接收到數(shù)據(jù)，并對(duì)數(shù)據(jù)進(jìn)行譯碼處理，識(shí)別出數(shù)據(jù)要發(fā)送的通道,并將數(shù)據(jù)發(fā)送到該通道，啟動(dòng)SPI主控制邏輯：數(shù)據(jù)從集成電路U1的25腳輸出，經(jīng)過(guò)電阻R5，輸出到連接器J2的5腳，從連接器J2輸出數(shù)據(jù)；或數(shù)據(jù)從集成電路U1的41腳輸出，經(jīng)過(guò)電阻R11，輸出到連接器J3的5腳，從連接器J3輸出數(shù)據(jù)；或數(shù)據(jù)從集成電路U1的65腳輸出，經(jīng)過(guò)電阻R17，輸出到連接器J4的5腳，從連接器J4輸出數(shù)據(jù)；或數(shù)據(jù)從集成電路U1的81腳輸出，經(jīng)過(guò)電阻R27，輸出到連接器J5的5腳，從連接器J5輸出數(shù)據(jù)；或數(shù)據(jù)從集成電路U1的98腳輸出，經(jīng)過(guò)電阻R35，輸出到連接器J6的5腳，從連接器J6輸出數(shù)據(jù)。再次，集成電路U1啟動(dòng)SPI主控制邏輯，接收從連接器J2～連接器J6的數(shù)據(jù)。數(shù)據(jù)從連接器J2的2腳輸出，經(jīng)過(guò)電阻R2，輸入到集成電路U1的21腳；或數(shù)據(jù)從連接器J3的2腳輸出，經(jīng)過(guò)電阻R8，輸入到集成電路U1的38腳；或數(shù)據(jù)從連接器J4的引腳2輸出，經(jīng)過(guò)電阻R14，輸入到集成電路U1的61腳；或數(shù)據(jù)從連接器J5的2腳輸出，經(jīng)過(guò)電阻R21，輸入到集成電路U1的78腳；或數(shù)據(jù)從連接器J6的2腳輸出，經(jīng)過(guò)電阻R32，輸入到集成電路U1的93腳。接著，集成電路U1接收這些數(shù)據(jù)，并啟動(dòng)SPI從控制邏輯，并對(duì)接收的數(shù)據(jù)進(jìn)行處理，添加相應(yīng)的通道數(shù)據(jù)，并將這些數(shù)據(jù)發(fā)送出去：先將數(shù)據(jù)存儲(chǔ)到集成電路U1內(nèi)部的緩沖區(qū)，然后，通知SPI主外設(shè)讀出這些數(shù)據(jù)，數(shù)據(jù)信號(hào)從集成電路U1的11腳輸出，經(jīng)過(guò)電阻R22，輸出到連接器P5的6腳，從連接器P5輸出數(shù)據(jù)。最后，JTAG電路監(jiān)控CPLD工作狀態(tài)，控制信號(hào)從連接器J1的5腳輸出，輸入到集成電路U1的4腳；數(shù)據(jù)信號(hào)從集成電路U1的104腳輸出，輸入到連接器J1的5腳。