基于FPGA的非正弦交流數(shù)字Hilbert移相器的制造方法
【專利摘要】基于FPGA的非正弦交流數(shù)字Hilbert移相器。目前市場上缺少非正弦信號90度移相硬件，導(dǎo)致非正弦無功功率測量實(shí)時(shí)性不夠理想，且由于采樣同步問題影響測量準(zhǔn)確性。一種基于FPGA的非正弦交流數(shù)字Hilbert移相器，其組成包括：FPGA實(shí)現(xiàn)Hilbert移相器模塊（3）、鎖相同步時(shí)鐘模塊（2）、模數(shù)轉(zhuǎn)換模塊（1）、數(shù)模轉(zhuǎn)換模塊（4），模數(shù)轉(zhuǎn)換模塊的輸出端與FPGA實(shí)現(xiàn)Hilbert移相器模塊的輸入端連接，F(xiàn)PGA實(shí)現(xiàn)Hilbert移相器模塊的輸出端與數(shù)模轉(zhuǎn)換器的輸入端連接，鎖相同步時(shí)鐘模塊分別與所述的模數(shù)轉(zhuǎn)換模塊、數(shù)模轉(zhuǎn)換模塊連接，鎖相同步時(shí)鐘模塊與FPGA實(shí)現(xiàn)Hilbert移相器模塊連接。本產(chǎn)品用于非正弦條件下無功功率測量實(shí)現(xiàn)。
【專利說明】基于FPGA的非正弦交流數(shù)字Hi Ibert移相器
[0001]【技術(shù)領(lǐng)域】:
[0002]本實(shí)用新型涉及一種基于FPGA的非正弦交流數(shù)字Hilbert移相器。應(yīng)用于非正弦交流無功功率的測量。
[0003]【背景技術(shù)】:
[0004]在電力系統(tǒng)中，非線性電氣設(shè)備的應(yīng)用日益廣泛，致使電網(wǎng)非正弦交流的產(chǎn)生，因此，對電能計(jì)量系統(tǒng)產(chǎn)生新的要求。其中無功功率測量是電能計(jì)量的重要參數(shù)之一。原有基于正弦的無功測量方法難以滿足目前的需求。將各次諧波均移相四分之一周期(90度相移)的電壓信號與電流信號做乘積，然后在一個(gè)周期內(nèi)取平均值，是業(yè)界普遍認(rèn)同的無功功率測量方法。
[0005]Hilbert變換的幅度特性和90度移相特性，為實(shí)現(xiàn)非正弦交流的無功測量提供了保障。目前Hilbert濾波器實(shí)現(xiàn)有2類方法，即時(shí)域和頻域?qū)崿F(xiàn)方法。時(shí)域?qū)崿F(xiàn)上一般用無限沖激響應(yīng)(infinite impulse response, IIR)或有限沖激響應(yīng)(finite impulseresponse, FIR)數(shù)字濾波器來逼近，IIR型Hilbert數(shù)字濾波器具有較為優(yōu)越的幅頻特性，但相頻特性不具有嚴(yán)格線性特性；FIR型Hilbert數(shù)字濾波器具有理想的相頻特性特性，但幅頻特性略有誤差；頻域?qū)崿F(xiàn)上一般通過DFT變換實(shí)現(xiàn)Hilbert變換，實(shí)現(xiàn)信號的移相。應(yīng)用上，由于Hilbert變換算法的復(fù)雜性主要是軟件實(shí)現(xiàn)，缺少硬件實(shí)現(xiàn)，其實(shí)時(shí)性不理想。本實(shí)用新型給出一種基于FPGA非正弦交流數(shù)字Hilbert移相器實(shí)現(xiàn)電路。
[0006]
【發(fā)明內(nèi)容】
:
[0007]本實(shí)用新型的目的是提供一種基于FPGA的非正弦交流數(shù)字Hilbert移相器。
[0008]上述的目的通過以下的技術(shù)方案實(shí)現(xiàn):
[0009]一種基于FPGA的非正弦交流數(shù)字HiIbert移相器，其組成包括:FPGA實(shí)現(xiàn)Hilbert移相器模塊、鎖相同步時(shí)鐘模塊、模數(shù)轉(zhuǎn)換模塊、數(shù)模轉(zhuǎn)換模塊，所述的模數(shù)轉(zhuǎn)換模塊的輸出端與FPGA實(shí)現(xiàn)Hilbert移相器模塊的輸入端連接，所述的FPGA實(shí)現(xiàn)Hilbert移相器模塊的輸出端與數(shù)模轉(zhuǎn)換器的輸入端連接，所述的鎖相同步時(shí)鐘模塊分別與所述的模數(shù)轉(zhuǎn)換模塊、所述的數(shù)模轉(zhuǎn)換模塊連接，所述的鎖相同步時(shí)鐘模塊與FPGA實(shí)現(xiàn)Hilbert移相器模塊連接。
[0010]所述的基于FPGA的非正弦交流數(shù)字HiIbert移相器，所述的FPGA實(shí)現(xiàn)HiIbert移相器模塊包括數(shù)據(jù)輸入總線接口，所述的數(shù)據(jù)輸入總線接口與多級延時(shí)單元連接，所述的多級延時(shí)單元與浮點(diǎn)數(shù)運(yùn)算單元連接，所述的浮點(diǎn)數(shù)運(yùn)算單元與輸出數(shù)據(jù)總線接口連接，所述的輸出數(shù)據(jù)總線接口包括浮點(diǎn)數(shù)加法器和浮點(diǎn)數(shù)乘法器。
[0011]所述的基于FPGA的非正弦交流數(shù)字Hilbert移相器，所述的模數(shù)轉(zhuǎn)換模塊為AD9235芯片，所述的數(shù)模轉(zhuǎn)換器為DAC902芯片，所述的FPGA為EP4CE6E22C8芯片，所述的鎖相同步時(shí)鐘模塊為⑶4046芯片和⑶4024計(jì)數(shù)器芯片。
[0012]本實(shí)用新型的有益效果:
[0013]1.本實(shí)用新型適于非正弦信號各次諧波的90度移相。在電能質(zhì)量分析儀器中，利用本實(shí)用新型易于完成非正弦信號的無功功率測量。
[0014]2.本實(shí)用新型利用FIR型Hilbert移相器單位脈沖響應(yīng)特性，對電路的設(shè)計(jì)進(jìn)行約減，即:相對對稱點(diǎn)的偶數(shù)點(diǎn)響應(yīng)值為零，所以FPGA電路模塊圖上每一級的延遲為；相對對稱點(diǎn)的奇數(shù)點(diǎn)響應(yīng)值互為相反數(shù)，所以在FPGA電路設(shè)計(jì)中，相對對稱點(diǎn)的奇數(shù)點(diǎn)位置輸入值通過正負(fù)求和即可，乘法單元復(fù)用，致使FPGA邏輯單元使用降低了 1/4。；
[0015]3.本實(shí)用新型設(shè)置了鎖相同步時(shí)鐘模塊，產(chǎn)生非正弦信號周期整數(shù)倍頻的時(shí)鐘信號，控制模數(shù)轉(zhuǎn)換模塊的信號采集，以及FPGA實(shí)現(xiàn)Hilbert移相器模塊的工作時(shí)序，使得基于FPGA的非正弦交流數(shù)字Hilbert移相器的非同步采樣導(dǎo)致的誤差得到抑制。
[0016]【專利附圖】

【附圖說明】:
[0017]附圖1是本實(shí)用新型的整體結(jié)構(gòu)框圖。
[0018]附圖2是本實(shí)用新型FPGA實(shí)現(xiàn)Hilbert移相器模塊內(nèi)部結(jié)構(gòu)框圖。
[0019]附圖3是本實(shí)用新型FPGA實(shí)現(xiàn)Hi Ibert移相器模塊內(nèi)部電路模型圖。
[0020]附圖4是本實(shí)用新型實(shí)施電路圖。
[0021]【具體實(shí)施方式】:
[0022]實(shí)施例1:
[0023]一種基于FPGA的非正弦交流數(shù)字HiIbert移相器，其組成包括:FPGA實(shí)現(xiàn)Hilbert移相器模塊3、鎖相同步時(shí)鐘模塊2、模數(shù)轉(zhuǎn)換模塊1、數(shù)模轉(zhuǎn)換模塊4，所述的模數(shù)轉(zhuǎn)換模塊的輸出端與FPGA實(shí)現(xiàn)Hilbert移相器模塊的輸入端連接，所述的FPGA實(shí)現(xiàn)Hilbert移相器模塊的輸出端與數(shù)模轉(zhuǎn)換器的輸入端連接，所述的鎖相同步時(shí)鐘模塊分別與所述的模數(shù)轉(zhuǎn)換模塊、所述的數(shù)模轉(zhuǎn)換模塊連接，所述的鎖相同步時(shí)鐘模塊與FPGA實(shí)現(xiàn)Hilbert移相器模塊連接。
[0024]實(shí)施例2:
[0025]根據(jù)實(shí)施例1所述的基于FPGA的非正弦交流數(shù)字Hilbert移相器，所述的FPGA實(shí)現(xiàn)Hilbert移相器模塊包括數(shù)據(jù)輸入總線接口 5，所述的數(shù)據(jù)輸入總線接口與多級延時(shí)單元6連接，所述的多級延時(shí)單元與浮點(diǎn)數(shù)運(yùn)算單元7連接，所述的浮點(diǎn)數(shù)運(yùn)算單元與輸出數(shù)據(jù)總線接口 8連接，所述的輸出數(shù)據(jù)總線接口包括浮點(diǎn)數(shù)加法器9和浮點(diǎn)數(shù)乘法器10。
[0026]實(shí)施例3:
[0027]根據(jù)實(shí)施例1或2所述的基于FPGA的非正弦交流數(shù)字Hilbert移相器，所述的FPGA實(shí)現(xiàn)Hilbert移相器模塊包括由對稱節(jié)點(diǎn)延時(shí)單元、加減運(yùn)算、浮點(diǎn)數(shù)乘法器構(gòu)成可復(fù)用的浮點(diǎn)數(shù)乘法器，使乘法器使用數(shù)量相對非復(fù)用結(jié)構(gòu)減少一半。
[0028]實(shí)施例4:
[0029]根據(jù)實(shí)施例1或2或3所述的基于FPGA的非正弦交流數(shù)字Hilbert移相器，所述的模數(shù)轉(zhuǎn)換模塊為AD9235芯片，所述的數(shù)模轉(zhuǎn)換器為DAC902芯片，所述的FPGA為EP4CE6E22C8芯片，所述的鎖相同步時(shí)鐘模塊為⑶4046芯片和⑶4024計(jì)數(shù)器芯片。
【權(quán)利要求】
1.一種基于FPGA的非正弦交流數(shù)字Hilbert移相器，其組成包括:FPGA實(shí)現(xiàn)Hilbert移相器模塊、鎖相同步時(shí)鐘模塊、模數(shù)轉(zhuǎn)換模塊、數(shù)模轉(zhuǎn)換模塊，其特征是:所述的模數(shù)轉(zhuǎn)換模塊的輸出端與FPGA實(shí)現(xiàn)Hi Ibert移相器模塊的輸入端連接，所述的FPGA實(shí)現(xiàn)Hi Ibert移相器模塊的輸出端與數(shù)模轉(zhuǎn)換器的輸入端連接，所述的鎖相同步時(shí)鐘模塊分別與所述的模數(shù)轉(zhuǎn)換模塊、所述的數(shù)模轉(zhuǎn)換模塊連接，所述的鎖相同步時(shí)鐘模塊與FPGA實(shí)現(xiàn)Hilbert移相器模塊連接。
2.根據(jù)權(quán)利要求1所述的基于FPGA的非正弦交流數(shù)字Hilbert移相器，其特征是:所述的FPGA實(shí)現(xiàn)Hilbert移相器模塊包括數(shù)據(jù)輸入總線接口，所述的數(shù)據(jù)輸入總線接口與多級延時(shí)單元連接，所述的多級延時(shí)單元與浮點(diǎn)數(shù)運(yùn)算單元連接，所述的浮點(diǎn)數(shù)運(yùn)算單元與輸出數(shù)據(jù)總線接口連接，所述的輸出數(shù)據(jù)總線接口包括浮點(diǎn)數(shù)加法器和浮點(diǎn)數(shù)乘法器。
3.根據(jù)權(quán)利要求1或2所述的基于FPGA的非正弦交流數(shù)字Hilbert移相器，其特征是:所述的模數(shù)轉(zhuǎn)換模塊為AD9235芯片，所述的數(shù)模轉(zhuǎn)換器為DAC902芯片，所述的FPGA為EP4CE6E22C8芯片，所述的鎖相同步時(shí)鐘模塊為⑶4046芯片和⑶4024計(jì)數(shù)器芯片。
【文檔編號】G05B19/042GK204009444SQ201420380131
【公開日】2014年12月10日 申請日期:2014年7月10日 優(yōu)先權(quán)日:2014年7月10日
【發(fā)明者】宋立新, 張建廣, 王乾, 吳敵, 張新, 陳莉, 展嬌嬌, 劉莎莎 申請人:哈爾濱理工大學(xué)