基于fpga柔性設(shè)計的高速數(shù)據(jù)采集電路的制作方法
【專利摘要】本實用新型公開了一種基于FPGA柔性設(shè)計的高速數(shù)據(jù)采集電路，包括電路板1，電路板1上設(shè)有電源電路2、模擬信號接入單元、調(diào)整單元、FPGA3、CPLD4、PCI單元，且模擬信號接入單元、調(diào)整單元、FPGA3和PCI單元依次連接，F(xiàn)PGA3還通過CPLD4與PCI單元連接。本實用新型的有益效果是，采集速度快，信息精確，性能可靠。
【專利說明】基于FPGA柔性設(shè)計的高速數(shù)據(jù)采集電路
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及數(shù)據(jù)采集技術(shù)應(yīng)用領(lǐng)域，特別是一種基于FPGA柔性設(shè)計的高速數(shù)據(jù)采集電路。
【背景技術(shù)】
[0002]數(shù)據(jù)采集一直是電路發(fā)展的一個重要方向，人們可通過數(shù)據(jù)采集功能實現(xiàn)視頻、音頻、電信號等多方面數(shù)據(jù)信息的收錄、采集和處理工作，這對社會的發(fā)展和進(jìn)步有極大的促進(jìn)作用。然而數(shù)據(jù)采集電路的合理設(shè)計是非常重要的，它直接影響著數(shù)據(jù)采集的質(zhì)量和結(jié)構(gòu)。
實用新型內(nèi)容
[0003]本實用新型的目的是為了解決上述問題，設(shè)計了一種基于FPGA柔性設(shè)計的高速數(shù)據(jù)采集電路。
[0004]實現(xiàn)上述目的本實用新型的技術(shù)方案為，一種基于FPGA柔性設(shè)計的高速數(shù)據(jù)采集電路，包括電路板1，電路板I上設(shè)有電源電路2、模擬信號接入單元、調(diào)整單元、FPGA3、CPLD4、PCI單元，且模擬 信號接入單元、調(diào)整單元、FPGA3和PCI單元依次連接，F(xiàn)PGA3還通過CPLD4與PCI單元連接。
[0005]所述模擬信號接入單元是由1-64路模擬信號輸入接口 5和1-64路模擬開關(guān)6連接構(gòu)成的。
[0006]所述調(diào)整單元是由可編程增益放大器7、高精度低噪聲放電路8、A/D轉(zhuǎn)換電路9和隔離電路10依次連接構(gòu)成的。
[0007]所述A/D轉(zhuǎn)換電路9還分別與電路板I上的高精度低噪聲低偏移參考電壓電路11和外部觸發(fā)信號接口 12連接。
[0008]所述FPGA3還分別與電路板I上的FPGA配置電路13、系統(tǒng)同步接口 14和FPGA柔性設(shè)計拓展接口 15連接。
[0009]所述PCI單元是由PCI配置單路16、PCI接口電路17和PCI接口 18三部分依次連接構(gòu)成的，且PCI接口電路17與FPGA3連接，PCI接口電路17還用過CPLD4與FPGA3連接。
[0010]所述FPGA:Field_Programmable Gate Array,即現(xiàn)場可編程門陣列；
[0011]所述CPLD: Comp I ex Programmable Logic Device,復(fù)雜可編程邏輯器件；
[0012]所述PCI !Peripheral Component Interconnect,外設(shè)部件互連標(biāo)準(zhǔn)
[0013]利用本實用新型的技術(shù)方案制作的基于FPGA柔性設(shè)計的高速數(shù)據(jù)采集電路，電路設(shè)計合理，數(shù)據(jù)采集精確，速度快，性能可靠。
【專利附圖】

【附圖說明】
[0014]圖1是本實用新型所述基于FPGA柔性設(shè)計的高速數(shù)據(jù)采集電路的結(jié)構(gòu)示意圖；[0015]圖中，1、電路板；2、電源電路；3、FPGA ;4、CPLD ;5、1-64路模擬信號輸入接口 ；6、1-64路模擬開關(guān)；7、可編程增益放大器；8、高精度低噪聲放電路；9、A/D轉(zhuǎn)換電路；10、隔離電路；11、高精度低噪聲低偏移參考電壓電路；12、外部觸發(fā)信號接口 ；13、FPGA配置電路；14、系統(tǒng)同步接口 ；15、FPGA柔性設(shè)計拓展接口 ；16、PCI配置單路；17、PCI接口電路；18、PCI 接口。
【具體實施方式】
[0016]下面結(jié)合附圖對本實用新型進(jìn)行具體描述，如圖1是本實用新型所述基于FPGA柔性設(shè)計的高速數(shù)據(jù)采集電路的結(jié)構(gòu)示意圖，如圖所示，一種基于FPGA柔性設(shè)計的高速數(shù)據(jù)采集電路，包括電路板1，電路板I上設(shè)有電源電路2、模擬信號接入單元、調(diào)整單元、FPGA3、CPLD4、PCI單元，且模擬信號接入單元、調(diào)整單元、FPGA3和PCI單元依次連接，F(xiàn)PGA3還通過CPLD4與PCI單元連接。其中，所述模擬信號接入單元是由1-64路模擬信號輸入接口 5和1-64路模擬開關(guān)6連接構(gòu)成的；所述調(diào)整單元是由可編程增益放大器7、高精度低噪聲放電路8、A/D轉(zhuǎn)換電路9和隔離電路10依次連接構(gòu)成的；所述A/D轉(zhuǎn)換電路9還分別與電路板I上的高精度低噪聲低偏移參考電壓電路11和外部觸發(fā)信號接口 12連接；所述FPGA3還分別與電路板I上的FPGA配置電路13、系統(tǒng)同步接口 14和FPGA柔性設(shè)計拓展接口 15連接；所述PCI單元是由PCI配置單路16、PCI接口電路17和PCI接口 18三部分依次連接構(gòu)成的，且PCI接口電路17與FPGA3連接，PCI接口電路17還用過CPLD4與FPGA3連接。
[0017]在本技術(shù)方案中，外部1-64路模擬信號輸入，通過“ 1-64路模擬信號輸入接口 ”信號進(jìn)入“ 1-64路模擬開關(guān)”，通過模擬開關(guān)選擇后信號進(jìn)入“可編程增益放大器”可以方便的調(diào)整信號的大小，通過可增益放大的信號進(jìn)入“高精度低噪聲放電路”經(jīng)過這個電路處理后得到的穩(wěn)定信號就可以進(jìn)入“A/D轉(zhuǎn)換電路”進(jìn)行處理。
[0018]“A/D轉(zhuǎn)換電路”工作時需要一個“高精度低噪聲低偏移參考電壓電路”確定最大轉(zhuǎn)換電壓值，同時通過“外部觸發(fā)信號”可控制A/D轉(zhuǎn)換開始與結(jié)束，“FPGA”通過“隔離電路”也可控制“A/D轉(zhuǎn)換電路”，“A/D轉(zhuǎn)換電路”后的數(shù)字信號通過“隔離電路”到達(dá)“FPGA”。
[0019]“FPGA”執(zhí)行“A/D轉(zhuǎn)換控制”，從“A/D轉(zhuǎn)換電路”輸出的數(shù)據(jù)經(jīng)過“隔離電路”進(jìn)入FPGA?！癋PGA配置電路”存儲FPGA配置文件，“CPLD”與“FPGA”相連進(jìn)行“編程配置”通過“PCI控制接口 ”控制“PCI接口電路”?！癋PGA”通過“PCI接口電路”的“本地地址總線”和“本地數(shù)據(jù)總線”相連進(jìn)行高速數(shù)據(jù)傳輸，“PFGA”與“PCI接口電路”的“控制接口相連”進(jìn)行PCI通信控制?！癋PGA柔性設(shè)計擴(kuò)展接口”與“FPGA”相連可擴(kuò)展連接“MCU、ARM、DSP等電路”進(jìn)行擴(kuò)展設(shè)計。
[0020]“PCI接口電路”通過“FPGA”和“CPLD”對它進(jìn)行控制，“PCI配置電路”與“PCI接口電路”相連存儲PCI配置文件?！癙CI接口電路”通過“32位地址、數(shù)據(jù)線”連接到“PCI接口 ”，“PCI接口 ”與外部“計算機(jī)工業(yè)控制系統(tǒng)”相連處理A/D轉(zhuǎn)換的數(shù)據(jù)。
[0021]“系統(tǒng)同步接口”與“FPGA”相連，當(dāng)用到兩塊以上的采集卡時用到系統(tǒng)同步接口。
[0022]“電源電路”提供整個系統(tǒng)工作時需要的電源。
[0023]上述技術(shù)方案僅體現(xiàn)了本實用新型技術(shù)方案的優(yōu)選技術(shù)方案，本【技術(shù)領(lǐng)域】的技術(shù)人員對其中某些部分所可能做出的一些變動均體現(xiàn)了本實用新型的原理，屬于本實用新型的保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1.一種基于FPGA柔性設(shè)計的高速數(shù)據(jù)采集電路，包括電路板(I)，其特征在于，電路板(I)上設(shè)有電源電路(2)、模擬信號接入單元、調(diào)整單元、FPGA(3)、CPLD(4)、PCI單元，且模擬信號接入單元、調(diào)整單元、FPGA(3)和PCI單元依次連接，F(xiàn)PGA(3)還通過CPLD(4)與PCI單元連接。
2.根據(jù)權(quán)利要求1所述的基于FPGA柔性設(shè)計的高速數(shù)據(jù)采集電路，其特征在于，所述模擬信號接入單元是由1-64路模擬信號輸入接口(5)和1-64路模擬開關(guān)(6)連接構(gòu)成的。
3.根據(jù)權(quán)利要求1所述的基于FPGA柔性設(shè)計的高速數(shù)據(jù)采集電路，其特征在于，所述調(diào)整單元是由可編程增益放大器(7)、高精度低噪聲放電路(8)、A/D轉(zhuǎn)換電路(9)和隔離電路(10)依次連接構(gòu)成的。
4.根據(jù)權(quán)利要求3所述的基于FPGA柔性設(shè)計的高速數(shù)據(jù)采集電路，其特征在于，所述A/D轉(zhuǎn)換電路(9)還分別與電路板⑴上的高精度低噪聲低偏移參考電壓電路(11)和外部觸發(fā)信號接口(12)連接。
5.根據(jù)權(quán)利要求1所述的基于FPGA柔性設(shè)計的高速數(shù)據(jù)采集電路，其特征在于，所述FPGA(3)還分別與電路板(I)上的FPGA配置電路(13)、系統(tǒng)同步接口(14)和FPGA柔性設(shè)計拓展接口(15)連接。
6.根據(jù)權(quán)利要求1所述的基于FPGA柔性設(shè)計的高速數(shù)據(jù)采集電路，其特征在于，所述PCI單元是由PCI配置單路(16)、PCI接口電路(17)和PCI接口(18)三部分依次連接構(gòu)成的，且PCI接口電路(17)與FPGA⑶連接，PCI接口電路(17)還通過CPLD (4)與FPGA⑶連接。
【文檔編號】G05B19/042GK203745841SQ201420101377
【公開日】2014年7月30日 申請日期:2014年3月7日 優(yōu)先權(quán)日:2014年3月7日
【發(fā)明者】楊亦飛, 李家成 申請人:楊亦飛