一種用于soi高壓pmos器件的仿真電路及仿真方法
【專利摘要】本發(fā)明涉及半導(dǎo)體技術(shù)，具體的說是涉及一種用于SOI高壓PMOS器件的仿真電路及其仿真方法。本發(fā)明的一種用于SOI高壓PMOS器件的仿真電路，包括PMOS管，其特征在于，所述PMOS管的漏極與可變電壓源Vnh連接、襯底與固定電壓源VHV連接、柵極與源極接地。本發(fā)明的有益效果為，高壓PMOS管的源級與襯底之間的電勢差始終為固定的應(yīng)用高壓電源電壓VHV，該電勢差大小等于襯底所加固定電壓值，本發(fā)明提供的SOI高壓PMOS管擊穿電壓仿真電路及方法彌補(bǔ)了常規(guī)仿真電路及測試方法中SOI高壓PMOS管的源級與襯底之間的電勢差隨漏極所加電壓Vnh變化而變化這一缺陷，與實(shí)際應(yīng)用中SOI高壓PMOS管的情況更加符合。本發(fā)明尤其適用于SOI高壓PMOS器件的仿真。
【專利說明】—種用于SOI高壓PMOS器件的仿真電路及仿真方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體技術(shù)，具體的說是涉及一種用于SOI高壓PMOS器件的擊穿特性仿真電路及其仿真方法。
【背景技術(shù)】
[0002]近年來，SOI技術(shù)由于其高速、低功耗、高集成度及優(yōu)良的隔離作用被廣泛應(yīng)用于高壓集成電路領(lǐng)域，例如汽車電子、家用電器、工業(yè)控制、醫(yī)療應(yīng)用等。常規(guī)的SOI高壓PMOS器件的應(yīng)用電路如圖1所示，其中Vin為低壓輸入信號，Vout為高壓輸出信號，VHV為電路高壓電源。輸入信號Vin經(jīng)過控制電路調(diào)整，輸出兩路低壓信號，一路經(jīng)過低端驅(qū)動(dòng)電路用于驅(qū)動(dòng)高壓輸出級的高壓NM0S，一路經(jīng)過高端驅(qū)動(dòng)電路，用于驅(qū)動(dòng)高壓輸出級的高壓PMOS0對于電路中所用的SOI高壓PMOS器件，常規(guī)擊穿特性仿真方法如圖2所示，PMOS管Pll的漏極D和襯底BG接在一起接變化的反向高壓Vnh，柵極G和源級S接在一起加OV電壓，在這種仿真方法中，源級S與襯底BG之間的電勢差隨著Vnh的變化而變化。而在實(shí)際應(yīng)用中，源級S與漏極D之間的電勢差是隨漏極D所加電壓變化的，襯底電壓其實(shí)并不等于漏極電壓，所以當(dāng)給電路加固定電壓時(shí)，源級S與襯底BG之間的電勢差并不是隨漏極電壓變化而變化的，而是固定的高壓電源電壓VHV。因此常規(guī)仿真方法存在一定缺陷，并沒有完全反映SOI高壓PMOS在高壓集成電路中的實(shí)際使用情況，那么提出一種新型仿真測試SOI高壓PMOS的方法就顯得非常重要。

【發(fā)明內(nèi)容】

[0003]本發(fā)明所要解決的，就是針對上述常規(guī)SOI高壓PMOS擊穿特性仿真及測試方法中源級S與襯底BG之間電勢差與實(shí)際應(yīng)用中的電勢差不符導(dǎo)致不能反應(yīng)器件實(shí)際應(yīng)用情況的問題，提出一種用于SOI高壓PMOS器件的仿真電路及其仿真方法。
[0004]本發(fā)明解決上述技術(shù)問題所采用的技術(shù)方案是:一種用于SOI高壓PMOS器件的仿真電路，包括PMOS管，其特征在于，所述PMOS管的漏極與可變電壓源Vnh連接、襯底與固定電壓源Vhv連接、柵極與源極接地。
[0005]一種用于SOI高壓PMOS器件的仿真測試方法，其特征在于，包括以下步驟:
[0006]第一步:構(gòu)建仿真電路，所述仿真電路包括PMOS管，所述PMOS管的漏極與可變電壓源Vnh連接、襯底與固定電壓源VHV連接、柵極與源極接地；
[0007]第二步:通過固定電壓源VHV給襯底施加固定電壓，通過可變電壓源Vnh給PMOS管提供持續(xù)變化的電壓；
[0008]第三步:PM0S管漏極掃描負(fù)電壓，記錄器件擊穿時(shí)漏極的電壓，該電壓為器件的耐壓值。
[0009]在上述方案中，固定電壓源Vhv為SOI高壓PMOS管應(yīng)用電路中的高壓電源電壓，根據(jù)不同的高壓應(yīng)用電壓可為調(diào)整為不同值。
[0010]本發(fā)明的有益效果為，高壓PMOS管的源級與襯底之間的電勢差始終為固定的應(yīng)用高壓電源電壓Vhv,該電勢差大小等于襯底所加固定電壓值，本發(fā)明提供的SOI高壓PMOS管擊穿電壓仿真電路及方法彌補(bǔ)了常規(guī)仿真電路及測試方法中SOI高壓PMOS管的源級與襯底之間的電勢差隨漏極所加電壓Vnh變化而變化這一缺陷，與實(shí)際應(yīng)用中SOI高壓PMOS管的情況更加符合。
【專利附圖】

【附圖說明】
[0011]圖1是常規(guī)的SOI高壓PMOS的應(yīng)用電路示意圖；
[0012]圖2是常規(guī)的SOI高壓PMOS擊穿電壓仿真電路示意圖；
[0013]圖3是本發(fā)明所述的SOI高壓PMOS擊穿電壓仿真電路示意圖；
[0014]圖4是實(shí)施例的高壓SOI線性變摻雜場PMOS的結(jié)構(gòu)示意圖；
[0015]圖5是常規(guī)仿真方法下實(shí)施例高壓SOI線性變摻雜場PMOS擊穿時(shí)的等勢線分布圖；
[0016]圖6是本發(fā)明提出的仿真方法下實(shí)施例高壓SOI線性變摻雜場PMOS擊穿時(shí)的等勢線分布圖；
[0017]圖7是兩種不同仿真方法下實(shí)施例高壓SOI線性變摻雜場PMOS的橫向電場分布圖；
[0018]圖8是兩種不同仿真方法下實(shí)施例的擊穿電壓隨P型漂移區(qū)單位面積注入劑量變化曲線圖；
[0019]圖9是不同P型漂移區(qū)單位面積注入劑量下實(shí)施例的擊穿電壓隨襯底電壓變化曲線圖；
[0020]圖10是給實(shí)施例加不同襯底電壓時(shí)表面橫向電場分布圖。
【具體實(shí)施方式】
[0021]下面結(jié)合附圖和實(shí)施例，詳細(xì)描述本發(fā)明的技術(shù)方案:
[0022]如圖3所示。本發(fā)明的一種用于SOI高壓PMOS器件的仿真電路，PMOS管的漏極與可變電壓源Vnh連接、襯底與固定電壓源Vhv連接、柵極與源極接地。
[0023]本發(fā)明提出的仿真電路，主要為在襯底設(shè)置了固定電壓源Vhv,使襯底和源極之間電壓不會(huì)隨著可變電壓Vnh變化而變化，從而更接近于實(shí)際應(yīng)用，可得出更準(zhǔn)確的仿真結(jié)果O
[0024]實(shí)施例:
[0025]本例以用于300V的高壓SOI線性變摻雜場PMOS為例，對本發(fā)明的和傳統(tǒng)的擊穿特性仿真方法進(jìn)行比較。
[0026]如圖4所示，為本例的高壓SOI線性變摻雜場PMOS的結(jié)構(gòu)，其中SOI結(jié)構(gòu)的埋氧層6厚度為3 μ m,埋氧層6上的硅層厚度為L 5 μ m，η型漂移區(qū)I與ρ型漂移區(qū)2均采用了降低表面電場(Reduced SURface field, RESURF)技術(shù)和橫向變慘雜(Variation of LateralDoping, VLD)技術(shù),還包括η型sink層3、η型講區(qū)4、ρ型緩沖區(qū)5、埋氧層6、ρ型襯底7、漏極P型高摻雜區(qū)81、源級ρ型高摻雜區(qū)82和源級η型高摻雜區(qū)9。η型漂移區(qū)I從源到漏單調(diào)遞減摻雜，相反的，P型漂移區(qū)2從源到漏單調(diào)遞增摻雜。這種摻雜方式可以優(yōu)化橫向電場分布，并使SOI線性變摻雜場PMOS得到一個(gè)較高的擊穿電壓。以下將對上述結(jié)構(gòu)的PMOS管分別通過常規(guī)擊穿特性仿真方法與本發(fā)明所提出的擊穿特性仿真方法進(jìn)行仿真，并對仿真所得數(shù)據(jù)進(jìn)行分析。
[0027]如圖5所示，為常規(guī)仿真方法下實(shí)施例高壓SOI線性變摻雜場PMOS優(yōu)化結(jié)果的等勢線分布。從圖中可以看出，高壓SOI線性變摻雜場PMOS的擊穿電壓為520V，且擊穿發(fā)生在η型漂移區(qū)I與η阱4結(jié)和埋氧層6表面的交點(diǎn)(即圖5中A點(diǎn)處)。在采用常規(guī)仿真下，源端頂層硅與埋氧層6之間的最大表面電場達(dá)到5.3Χ 105V/cm，優(yōu)化的η型漂移區(qū)和ρ型漂移區(qū)的單位面積注入劑量分別為6Χ IO12CnT2和1.5Χ 1012cm_2。
[0028]如圖6所示，為本發(fā)明提出的仿真方法下實(shí)施例高壓SOI線性變摻雜場PMOS優(yōu)化結(jié)果的等勢線分布。從圖中可以看出，采用本發(fā)明仿真方法，高壓SOI線性變摻雜場PMOS的擊穿電壓從520V提高到594V，擊穿點(diǎn)轉(zhuǎn)移到η型漂移區(qū)I與ρ型漂移區(qū)2結(jié)靠近漏區(qū)一端與P型緩沖區(qū)5的交點(diǎn)(即圖6中B點(diǎn)處)。在采用本發(fā)明仿真方法下，頂層硅與埋氧層6之間的電場在源端減小到3.lX105V/cm，漏端增大到3.lX105V/cm。同時(shí)，優(yōu)化的η型漂移區(qū)和P型漂移區(qū)的單位面積注入劑量分別為6 X IO12CnT2和3.5Χ 1012cm_2。
[0029]如圖7所示，為兩種不同仿真方法下實(shí)施例的橫向電場分布，在常規(guī)擊穿特性仿真方法中，源端的頂層硅與埋氧層6之間(Y=-3.02 μ m)的表面電場最大可達(dá)5.3 X IO5V/cm,而在新型擊穿電壓仿真方法中，源端的頂層硅與埋氧層6之間(Y=-3.02 μ m)的表面電場最大值減小為3.1X 105V/cm,漏端該表面電壓增大到3.lX105V/cm。源端體電場減小,漏端體電場增大，這就是所謂的降低體電場效應(yīng)。高壓SOI線性變摻雜場PMOS縱向耐壓的增大是由于新型仿真中襯底加壓引起的漂區(qū)電場分布改變。
[0030]如圖8所示，為兩種不同仿真方法下?lián)舸╇妷弘Sρ型漂移區(qū)注入劑量變化曲線，其中η型漂移區(qū)單位面積注入劑量取6Χ 1012cm-2。在常規(guī)擊穿電壓仿真方法中，由于襯底電壓VBe和漏極電壓Vd相同，所以縱向耐壓僅由源級S與襯底BG之間的耗盡區(qū)承受。高壓SOI線性變摻雜場PMOS的擊穿電壓隨著ρ型漂移區(qū)單位面積注入劑量的增大而降低，最優(yōu)P型漂移區(qū)單位面積注入劑量約為1.5X IO12Cm-20在本發(fā)明所提出的仿真方法中，耐壓將受到襯偏電場調(diào)制效應(yīng)引起的電場分布改變的影響，縱向耐壓不僅是由源級S下的耗盡區(qū)承受，同時(shí)也由漏極D與襯底BG之間的耗盡區(qū)承受，因此當(dāng)ρ型漂移區(qū)單位面積注入劑量大于2X IO12CnT2時(shí)，本仿真中的擊穿電壓大于常規(guī)仿真中的擊穿電壓?？紤]到當(dāng)ρ型漂移區(qū)單位面積注入劑量超過4X IO12CnT2時(shí)，縱向耐壓將急劇減小，在本發(fā)明提出的仿真中，最優(yōu)P型漂移區(qū)單位面積注入劑量約為3.5 X IO12CnT2，但仍遠(yuǎn)大于常規(guī)仿真中的最優(yōu)P型漂移區(qū)單位面積注入劑量，比導(dǎo)通電阻Ron，sp大大降低。
[0031]如圖9所示，為不同P型漂移區(qū)單位面積注入劑量下實(shí)施例的擊穿電壓隨襯底電壓變化曲線，其中η型漂移區(qū)單位面積注入劑量取6X1012cnT2。當(dāng)給電路加不同的電壓時(shí)，VBe取不同的值，擊穿電壓BV相應(yīng)的取不同的值，當(dāng)VBe從一600V增大到100V時(shí)，擊穿電壓先增大后減小。兩種仿真方法中，高壓SOI線性變摻雜場PMOS工作在加固定300V電壓的電平轉(zhuǎn)換電路中的最優(yōu)P型漂移區(qū)單位面積注入劑量也不同，常規(guī)仿真中約為1.5X IO12Cm-2,本發(fā)明仿真中約為3.5X1012cm_2，擊穿電壓也從471V增大到594V。因此，在本發(fā)明提出的仿真方法中，器件工作在300V固定電壓時(shí)可以得到更高的擊穿電壓和更低的比導(dǎo)通電阻。
[0032]如圖10所示，為給實(shí)施例加不同襯底電壓時(shí)表面橫向電場分布，其中Y=4.34 μ m,P型漂移區(qū)2單位面積注入劑量為3.5X 1012cnT2。當(dāng)VBe從一100V減小到一400V時(shí)，源端η漂移區(qū)將逐漸耗盡，電場將達(dá)到新的峰值，源端表面電場也將增強(qiáng)。當(dāng)VBe取一 500V和一400V時(shí)，因?yàn)樵醇塖與襯底BG之間的高電勢差，將開始發(fā)生雪崩擊穿。襯底BG加合適偏壓，高壓SOI變摻雜場PMOS的體電場分布將被調(diào)制，漂移區(qū)的電場線分布也將更均勻。
[0033]比較常規(guī)仿真方法和本發(fā)明仿真方法下高壓SOI線性變摻雜場PMOS的優(yōu)化結(jié)果可以看出。首先，器件的耐壓從520V增加到594V，頂層硅與埋氧層之間的電場在源端從5.3 X 105V/cm減小到3.1 X 105V/cm，漏端增大到3.1 X 105V/cm，源端體電場減小，漏端體電場增大，這就是所謂的降低體電場效應(yīng)，使得界面處的電場分布更加均勻。再者，優(yōu)化的η型漂移區(qū)濃度都為6Χ IO12CnT2情況下，ρ型漂移區(qū)濃度從1.5Χ IO12CnT2增加到
3.5X1012cm_2，大大降低了器件的比導(dǎo)通電阻Ron，sp。最后，由于本發(fā)明提出的仿真方法源極與襯底的電勢差始終保持著固定的高壓電源電壓值，更加符合實(shí)際應(yīng)用情況。
[0034]綜上所述，本發(fā)明提出了一種應(yīng)用在固定電壓下SOI高壓PMOS擊穿特性的仿真電路及仿真測試方法。通過兩種仿真方法對高壓SOI線性變摻雜場PMOS仿真，得到了不同的最優(yōu)器件參數(shù)。當(dāng)器件工作在300V固定電壓下時(shí)，本發(fā)明提出的擊穿特性仿真方法得到了更高的擊穿電壓BV和更低的比導(dǎo)通電阻Ron, sp。與常規(guī)擊穿特性仿真方法相比，本發(fā)明提出的擊穿特性仿真方法可以更真實(shí)地反映SOI高壓PMOS的特性。
【權(quán)利要求】
1.一種用于SOI高壓PMOS器件的仿真電路，包括PMOS管，其特征在于，所述PMOS管的漏極與可變電壓源Vnh連接、襯底與固定電壓源Vhv連接、柵極與源極接地。
2.一種用于SOI高壓PMOS器件的仿真測試方法，其特征在于，包括以下步驟: 第一步:構(gòu)建仿真電路，所述仿真電路包括PMOS管，所述PMOS管的漏極與可變電壓源Vnh連接、襯底與固定電壓源Vhv連接、柵極與源極接地，其中Vhv為器件應(yīng)用電路中的高壓電源電壓； 第二步:通過固定電壓源Vhv給襯底施加固定電壓，通過可變電壓源Vnh給PMOS管提供持續(xù)變化的電壓； 第三步:PM0S管漏極掃描負(fù)電壓，記錄器件擊穿時(shí)漏極的電壓，該電壓為器件的耐壓值。
【文檔編號】G05B17/02GK103579352SQ201310602790
【公開日】2014年2月12日 申請日期:2013年11月22日 優(yōu)先權(quán)日:2013年11月22日
【發(fā)明者】喬明, 何逸濤, 張康, 代剛, 吳文杰, 張波 申請人:電子科技大學(xué)