專利名稱：一種低壓跟隨的開環(huán)電壓調(diào)整電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于模擬電源技術(shù)領(lǐng)域，涉及一種電壓調(diào)整電路結(jié)構(gòu)，具體為一種低壓跟隨的開環(huán)電壓調(diào)整電路。
背景技術(shù)：
傳統(tǒng)的電壓調(diào)整電路，如圖1所示，由電壓比較器、N型或P型輸出驅(qū)動管、分壓電路、反饋電路等組成，這種電路一方面對環(huán)路的穩(wěn)定性要求較高，另外一方面，當電源電壓較低時，輸出電壓無法充分跟隨電源電壓，從而造成電壓損失。

發(fā)明內(nèi)容
為了解決上述問題，本發(fā)明提供了一種低壓跟隨的開環(huán)電壓調(diào)整電路，其提供了一個低電壓降、高穩(wěn)定性的電壓調(diào)整電路。其技術(shù)方案是這樣的:一種低壓跟隨的開環(huán)電壓調(diào)整電路，其特征在于，其包括參考電路和輸出電路，所述參考電路包括柵端相連的第一 PMOS管和第二 PMOS管，所述第一PMOS管的源端連接電源VDD，所述第一 PMOS管的柵端和漏端相連產(chǎn)生pbias信號，所述第一 PMOS管的漏端連接參考電流源后接地，所述第二 PMOS管的源端連接所述電源VDD，所述第二 PMOS管的依次串聯(lián)連接第三PMOS管、第四NMOS管后接地，所述第三PMOS管的柵端連接參考電壓，所述第四NMOS管的柵端、漏端相連產(chǎn)生nbiasl信號，所述輸出電路包括依次串聯(lián)的第五PMOS管、第六PMOS管、第七NMOS管，所述第五PMOS管的源端連接所述電源VDD、柵端連接所述pbias信號，所述第六PMOS管的柵端連接所述參考電壓，所述第七NMOS管的柵端和漏端相連、源端接地，所述第五PMOS管的漏端、第六PMOS管的源端分別連接第八NMOS管的柵端，所述第八NMOS管的漏端連接所述電源VDD、源端與第九PMOS管的漏端相連后連接電壓輸出端，所述第九PMOS管的源端連接所述電源VDD、柵端分別連接第十PMOS管的漏端、第十一 NMOS管的漏端，所述第十PMOS管的源端連接所述電源VDD、柵端連接所述pbias信號,所述第^ NMOS管的源端接地、柵端分別連接第十二 PMOS管的漏端、第十三NMOS管的漏端，所述第十二 PMOS管的源端連接所述電源VDD、柵端連接所述pbias信號，所述第十三NMOS管的柵端連接所述nbiasl信號、源端接地。其進一步特征在于，所述第一 PMOS管與所述第二、第五、第十、第十二 PMOS管為倍乘關(guān)系；所述第十PMOS管大于第二 PMOS管，所述第二 PMOS管、第五PMOS管與所述第十二PMOS管相同；所述第三PMOS管與所述第六PMOS管為倍乘關(guān)系；所述第三PMOS管與所述第六PMOS管相同；所述第四NMOS管與所述第七NMOS管、第十三NMOS管為倍乘關(guān)系；所述第十三NMOS管大于所述第四NMOS管，所述第四NMOS管與所述第七NMOS管相同。采用本發(fā) 明的結(jié)構(gòu)后，在電源電壓較低情況下，電壓輸出端的輸出電壓通過第九PMOS管能較好的跟隨電源電壓，而在電源電壓較高的情況下，輸出電壓通過第八NMOS管被參考電壓Vref限制，同時，參考電路和輸出電路為兩路獨立的電路結(jié)構(gòu)，較好地隔離了來自電壓輸出端產(chǎn)生的干擾，使得電路形成開環(huán)結(jié)構(gòu)，穩(wěn)定性高。


圖1為現(xiàn)有技術(shù)電路 圖2為本發(fā)明電路 圖3為NMOS管和PMOS管示意圖。
具體實施例方式見圖2所示，一種低壓跟隨的開環(huán)電壓調(diào)整電路，其包括參考電路和輸出電路，參考電路包括柵端相連的第一 PMOS管Ml和第二 PMOS管M2，第一 PMOS管Ml的源端連接電源VDD，第一 PMOS管Ml的柵端和漏端相連產(chǎn)生pbias信號，第一 PMOS管Ml的漏端連接參考電流源Iref后接地GND，第二 PMOS管M2的源端連接電源VDD，第二 PMOS管M2的依次串聯(lián)連接第三PMOS管M3、第四NMOS管M4后接地GND，第三PMOS管M3的柵端連接參考電壓Vref，第四NMOS管M4的柵端、漏端相連產(chǎn)生nbiasl信號，輸出電路包括依次串聯(lián)的第五PMOS管M5、第六PMOS管M6、第七NMOS管M7，第五PMOS管M5的源端連接電源VDD、柵端連接pbias信號，第六PMOS管M6的柵端連接參考電壓Vref，第七NMOS管M7的柵端和漏端相連、源端接地GND，第五PMOS管M5的漏端、第六PMOS管M6的源端分別連接第八NMOS管M8的柵端，第八NMOS管M8的漏端連接電源VDD、源端與第九PMOS管M9的漏端相連后連接電壓輸出端，第九PMOS管M9的源端連接電源VDD、柵端分別連接第十PMOS管MlO的漏端、第i^一 NMOS管Mll的漏端，第十PMOS管MlO的源端連接電源VDD、柵端連接pbias信號，第H^一 NMOS管Mll的源端接地GND、柵端分別連接第十二 PMOS管M12的漏端、第十三NMOS管M13的漏端，第十二 PMOS管M12的源端連接電源VDD、柵端連接pbias信號，第十三NMOS管Ml3的柵端連接nbiasl信號、源端接地GND，見圖3所示，為圖1、圖2中NMOS管和PMOS管的源端、柵端、漏端示意圖 ’第一 PMOS管Ml與第二、第五、第十、第十二 PMOS管M2、M5、M10、M12為倍乘關(guān)系；第十PMOS管MlO大于第二 PMOS管M2，第二 PMOS管M2、第五PMOS管M5與第十二 PMOS管M12相同，第三PMOS管M3與第六PMOS管M6為倍乘關(guān)系，第三PMOS管M3與第六PMOS管M6相同，第四NMOS管M4與第七NMOS管M7、第十三NMOS管M13為倍乘關(guān)系，第十三NMOS管M13大于第四NMOS管M4，第四NMOS管M4與第七NMOS管M7相同，對應(yīng)的MOS管之間設(shè)置為倍乘關(guān)系，保證電路的穩(wěn)定運行；參考電壓Vref和電源VDD的電源電壓比較后的電流可與參考電流源Iref的參考電流進行比較。其工作原理如下所述:參考電壓Vref接入電路后，第五PMOS管M5的漏端與第六PMOS管M6的源端處電流比較得到Vgn輸出給第八NMOS管M8的柵端，由Vgn控制第八NMOS管M8，十二 PMOS管M12的漏端與第十三NMOS管M13的漏端處的電流比較后得到Vc輸出給第i^一 NMOS管Mll的柵端，由Vc控制第i^一 NMOS管Ml I，第十PMOS管MlO的漏端與第i^一 NMOS管Mll的漏端處的電流比較后得到電壓Vgp輸出給第九PMOS管M9的柵端，由Vgp控制第九PMOS管M9，假設(shè)第三PMOS管M3與第六PMOS管M6的閾值電壓為Vtp，第i^一NMOS管Mll的閾值電壓為Vtnl，第八NMOS管M8的閾值電壓為Vtn2，電源VDD的電源電壓為Vd.當Vd < (Vref+Vtp)時，第三PMOS管M3與第六PMOS管M6關(guān)閉，第四NMOS管M4與第七NMOS管M7處電路不通，第十三NMOS管M 13處電路也不通，此時Vgn=Vd, Vc=Vd,第十PMOS管MlO的漏端與第i^一 NMOS管Mll的漏端相當于被拉低至地GND端，即Vgp=O,第八NMOS管M8與第九PMOS管M9都導(dǎo)通，輸出電壓Vout=Vd ;當Vd彡(Vref+Vtp)時，第三PMOS管M3與第六PMOS管M6都導(dǎo)通，第四NMOS管M4處產(chǎn)生nbias信號傳遞到第十三NMOS管M13的柵端，第十三NMOS管M13導(dǎo)通，此時Vc < Vtnl，Vgp=Vd,此時第九PMOS管M9關(guān)閉，第八 NMOS 管 M8 導(dǎo)通，輸 出電壓 Vout= (Vref+Vtp-Vtn2)。
權(quán)利要求
1.一種低壓跟隨的開環(huán)電壓調(diào)整電路，其特征在于，其包括參考電路和輸出電路，所述參考電路包括柵端相連的第一 PMOS管和第二 PMOS管，所述第一 PMOS管的源端連接電源VDD,所述第一 PMOS管的柵端和漏端相連產(chǎn)生pbias信號，所述第一 PMOS管的漏端連接參考電流源后接地，所述第二 PMOS管的源端連接所述電源VDD，所述第二 PMOS管的依次串聯(lián)連接第三PMOS管、第四NMOS管后接地，所述第三PMOS管的柵端連接參考電壓，所述第四NMOS管的柵端、漏端相連產(chǎn)生nbiasl信號,所述輸出電路包括依次串聯(lián)的第五PMOS管、第六PMOS管、第七NMOS管，所述第五PMOS管的源端連接所述電源VDD、柵端連接所述pbias信號，所述第六PMOS管的柵端連接所述參考電壓，所述第七NMOS管的柵端和漏端相連、源端接地，所述第五PMOS管的漏端、第六PMOS管的源端分別連接第八NMOS管的柵端，所述第八NMOS管的漏端連接所述電源VDD、源端與第九PMOS管的漏端相連后連接電壓輸出端，所述第九PMOS管的源端連接所述電源VDD、柵端分別連接第十PMOS管的漏端、第i^一 NMOS管的漏端，所述第十PMOS管的源端連接所述電源VDD、柵端連接所述pbias信號，所述第十一NMOS管的源端接地、柵端分別連接第十二 PMOS管的漏端、第十三NMOS管的漏端，所述第十二 PMOS管的源端連接所述電源VDD、柵端連接所述pbias信號，所述第十三NMOS管的柵端連接所述nbiasl信號、源端接地。
2.根據(jù)權(quán)利要求1所述的一種低壓跟隨的開環(huán)電壓調(diào)整電路，其特征在于，所述第一PMOS管與所述第二、第五、第十、第十二 PMOS管為倍乘關(guān)系。
3.根據(jù)權(quán)利要求2所述的一種低壓跟隨的開環(huán)電壓調(diào)整電路，其特征在于，所述第十PMOS管大于第二 PMOS管，所述第二 PMOS管、第五PMOS管與所述第十二 PMOS管相同。
4.根據(jù)權(quán)利要求1所述的一種低壓跟隨的開環(huán)電壓調(diào)整電路，其特征在于，所述第三PMOS管與所述第六PMOS管為倍乘關(guān)系。
5.根據(jù)權(quán) 利要求4所述的一種低壓跟隨的開環(huán)電壓調(diào)整電路，其特征在于，所述第三PMOS管與所述第六PMOS管相同。
6.根據(jù)權(quán)利要求1所述的一種低壓跟隨的開環(huán)電壓調(diào)整電路，其特征在于，所述第四NMOS管與所述第七NMOS管、第十三NMOS管為倍乘關(guān)系。
7.根據(jù)權(quán)利要求6所述的一種低壓跟隨的開環(huán)電壓調(diào)整電路，其特征在于，所述第十三NMOS管大于所述第四NMOS管，所述第四NMOS管與所述第七NMOS管相同。
全文摘要
本發(fā)明屬于模擬電源技術(shù)領(lǐng)域，涉及一種電壓調(diào)整電路結(jié)構(gòu)，具體為一種低壓跟隨的開環(huán)電壓調(diào)整電路，其提供了一個低電壓降、高穩(wěn)定性的電壓調(diào)整電路，其包括參考電路和輸出電路，參考電路包括柵端相連的第一PMOS管和第二PMOS管，第二PMOS管的依次串聯(lián)連接第三PMOS管、第四NMOS管后接地，第三PMOS管的柵端連接參考電壓，輸出電路包括依次串聯(lián)的第五PMOS管、第六PMOS管、第七NMOS管，第五PMOS管的漏端、第六PMOS管的源端分別連接第八NMOS管的柵端，第八NMOS管的源端與第九PMOS管的漏端相連后連接電壓輸出端，第九PMOS管柵端分別連接第十PMOS管的漏端、第十一NMOS管的漏端，第十一NMOS管的源端接地、柵端分別連接第十二PMOS管的漏端、第十三NMOS管的漏端。
文檔編號G05F3/24GK103235632SQ20131012907
公開日2013年8月7日 申請日期2013年4月15日 優(yōu)先權(quán)日2013年4月15日
發(fā)明者李兆桂 申請人:無錫普雅半導(dǎo)體有限公司