專(zhuān)利名稱(chēng)：一種基于fpga的多路模擬切換裝置的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及現(xiàn)場(chǎng)可編程門(mén)陣列(Field Programmable Gate Array, FPGA)技術(shù)，特別涉及ー種基于FPGA的多路模擬切換裝置。
技術(shù)背景模擬切換子單元即基于模擬信號(hào)來(lái)選擇輸入接口和輸出接ロ，在選擇的輸入接ロ和輸出接ロ之間搭建傳輸模擬信號(hào)的電路?，F(xiàn)有的模擬切換子單元通常包含以下兩種結(jié)構(gòu)第一種模擬切換子單元是利用如繼電器的電控制器件實(shí)現(xiàn)模擬切換，即利用電平控制如繼電器的電控制器件的通斷，實(shí)現(xiàn)輸出電路與輸入電路之間的斷開(kāi)和連接；第二種模擬切換子單元是根據(jù)電路原理，利用芯片內(nèi)部電路的導(dǎo)通或關(guān)閉進(jìn)行輸入接口和輸出接ロ間的電路選擇，通過(guò)電平進(jìn)行控制完成一路輸入輸出信號(hào)的選擇。目前，模擬切換子單元主要采用模擬切換芯片來(lái)實(shí)現(xiàn)模擬切換，比如美信公司(Maxim Integrated Products)生產(chǎn)的 MAX9675 芯片，MAX9675 芯片支持 16 路輸入和 16 路輸出。圖I為現(xiàn)有的采用模擬切換芯片的多路模擬切換裝置的結(jié)構(gòu)示意圖。圖I所示的現(xiàn)有的多路模擬切換裝置實(shí)現(xiàn)了 128路輸入和32路輸出，其中，同一行中的位于第二列的芯片與位于第一列的芯片共用相同的16路輸入，比如，IN (0-15)為編號(hào)為0-15的16路輸入，IN (16-31)為編號(hào)16-31的16路輸入，IN (32-47)為編號(hào)為32-47的16路輸入，IN(48-63)為編號(hào)48-63的16路輸入；同一行中的位于第四列的芯片與位于第三列的芯片共用相同的16路輸入，比如，IN (64-79)為編號(hào)為64-79的16路輸入，IN (80-95)為編號(hào)為80-95的16路輸入，IN (96-111)為編號(hào)為96-111的16路輸入，IN (112-127)為編號(hào)為112-127的16路輸入；同一列中的芯片的16路輸出并聯(lián)連接形成裝置的16路輸出，且位于第一列的芯片的16路輸出與位于第三列的芯片的16路輸出并聯(lián)連接，位于第二列的芯片的16路輸出與位于第四列的芯片的16路輸出并聯(lián)連接，比如位于第一列的4片芯片的并聯(lián)后形成的16路輸出與位于第三列的4片芯片的并聯(lián)后形成的16路輸出并聯(lián)連接，形成裝置的編號(hào)為0-15的16路輸出，即OUTPUTS (0-15);位于第二列的4片芯片的并聯(lián)后形成的16路輸出與位于第四列的4片芯片的并聯(lián)后形成的16路輸出并聯(lián)連接，形成裝置的編號(hào)為16-32的16路輸出，即OUTPUTS (16-32)?，F(xiàn)有的多路模擬切換裝置不僅硬件成本較高，而且在需要支持較多路的模擬切換時(shí)，芯片間的連接較為復(fù)雜，受到模擬切換芯片的輸入與輸出的限制，由模擬切換芯片組成的多路模擬切換裝置無(wú)法實(shí)現(xiàn)任ー輸入與任ー輸出之間的切換。

實(shí)用新型內(nèi)容有鑒于此，本實(shí)用新型的目的在于提供一種基于FPGA的多路模擬切換裝置，該裝置能夠進(jìn)行任一輸入與任一輸出間的切換，降低硬件成本。為達(dá)到上述目的，本實(shí)用新型的技術(shù)方案具體是這樣實(shí)現(xiàn)的—種基于FPGA的多路模擬切換裝置，該裝置包含N片模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)AD芯片、N片數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào)DA芯片及現(xiàn)場(chǎng)可編程門(mén)陣列FPGA芯片；所述N為大于I的整數(shù)；所述FPGA芯片分別連接所述N片AD芯片及所述N片DA芯片；任一 AD芯片將接收到的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，并輸出至所述FPGA芯片；所述FPGA芯片在上電后從外部加載配置信息及時(shí)鐘信息，利用時(shí)鐘信息生成FPGA時(shí)鐘頻率，利用配置信息生成一個(gè)用以表示輸入與輸出間連接關(guān)系的真值表；所述FPGA芯片將任一 AD芯片輸入的數(shù)字信號(hào)進(jìn)行緩存，利用所述AD芯片的地址信息及所述真值表進(jìn)行邏輯運(yùn)算，獲得用以輸出數(shù)字信號(hào)的DA芯片的地址信息，根據(jù)DA芯片的地址信息輸出緩存的來(lái)自所述AD芯片的數(shù)字信號(hào)； 任一 DA芯片將所述FPGA芯片輸出的數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)并輸出。上述裝置中，所述FPGA芯片包含可編程輸入輸出單元Ι0Β、基本可編程邏輯單元·CLB及時(shí)鐘管理單元DCM ；所述IOB分別連接所述N片AD芯片、所述N片DA芯片及所述CLB，所述CLB連接所述DCM ；所述DCM在上電后從外部加載時(shí)鐘信息，對(duì)時(shí)鐘信息進(jìn)行分倍頻或相位處理后，獲得FPGA時(shí)鐘頻率并輸出至所述CLB ；所述IOB接收所述任一 AD芯片輸出的數(shù)字信號(hào)，根據(jù)所述CLB輸出的地址信息，輸出來(lái)自所述CLB的數(shù)字信號(hào)至DA芯片；所述CLB在上電后從外部加載配置信息,利用配置信息生成一個(gè)用以表不輸入與輸出間連接關(guān)系的真值表，根據(jù)FPGA時(shí)鐘頻率從所述IOB采樣數(shù)字信號(hào)并進(jìn)行緩存，從所述IOB讀取輸入數(shù)字信號(hào)的所述AD芯片的地址信息，利用所述AD芯片的地址信息及所述真值表進(jìn)行邏輯運(yùn)算，獲得用以輸出數(shù)字信號(hào)的DA芯片的地址信息，根據(jù)DA芯片的地址信息輸出緩存的數(shù)字信號(hào)至所述Ι0Β。上述裝置中，所述IOB包含N個(gè)輸入子單元、N個(gè)輸入接口、N個(gè)輸出子單元及N個(gè)輸出接口；任一輸入子單元通過(guò)輸入接口連接一個(gè)AD芯片，任一輸出子單元通過(guò)輸出接口連接一個(gè)DA芯片；所述輸入子單元接收通過(guò)輸入接口連接的AD芯片輸出的數(shù)字信號(hào)，將外部輸入的使能信號(hào)輸出至所述CLB ;所述使能信號(hào)為確定輸入子單元的身份標(biāo)識(shí)的信號(hào)；所述N個(gè)輸出子單元中與來(lái)自所述CLB的地址信息匹配的輸出子單元，將來(lái)自所述CLB的數(shù)字信號(hào)輸出至其通過(guò)輸出接口連接的DA芯片。上述裝置賀總，所述CLB包含切換子單元、查找表子單元及隨機(jī)存儲(chǔ)器RAM ；所述切換子單元分別連接所述N個(gè)輸入子單元、所述N個(gè)輸出子單元、所述DCM、所述RAM及所述查找表子單元；所述RAM用以緩存來(lái)自所述切換子單元的數(shù)字信號(hào)；所述查找表子單元在上電后從外部加載配置信息，利用配置信息生成一個(gè)用以表示輸入與輸出間連接關(guān)系的真值表及邏輯算法，緩存所述真值表及邏輯算法；所述真值表保存有輸入地址信息及與其有連接關(guān)系的輸出地址信息；所述切換子單元根據(jù)接收到的使能信號(hào)確定輸入數(shù)字信號(hào)的輸入子單元，根據(jù)FPGA時(shí)鐘頻率從所述輸入子単元中采樣數(shù)字信號(hào)，將數(shù)字信號(hào)寫(xiě)入所述RAM ；所述切換子単元根據(jù)接收到的使能信號(hào)，從所述IOB獲取輸入數(shù)字信號(hào)的輸入子単元的地址信息，根據(jù)地址信息從所述查找表子単元緩存的所述真值表中查找邏輯算法，根據(jù)邏輯算法及所述輸入子単元的地址信息生成用以確定所述DA芯片連接的輸出子単元的地址信息，輸出地址信息及及所述RAM緩存的數(shù)字信號(hào)至所述I0B。由上述的技術(shù)方案可見(jiàn)，本實(shí)用新型提供了一種基于FPGA的多路模擬切換裝置，F(xiàn)PGA芯片分別連接N片AD芯片及N片DA芯片；任一 AD芯片將接收到的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，并輸出至FPGA芯片；FPGA芯片在上電后從外部加載配置信息及時(shí)鐘信息，利用時(shí)鐘信息生成FPGA時(shí)鐘頻率，利用配置信息生成一個(gè)用以表示輸入與輸出間連接關(guān)系的真值表；FPGA芯片將任一 AD芯片輸入的數(shù)字信號(hào)進(jìn)行緩存，利用AD芯片的地址信息及真值表進(jìn)行邏輯運(yùn)算，獲得用以輸出數(shù)字信號(hào)的DA芯片的地址信息，根據(jù)DA芯片的地址信息輸出緩存的來(lái)自AD芯片的數(shù)字信號(hào)；任一 DA芯片將FPGA芯片輸出的數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)并輸出。采用本實(shí)用新型的裝置能夠進(jìn)行任一輸入與任一輸出間的切換，降低硬件成本。

圖I為現(xiàn)有的采用模擬切換芯片的多路模擬切換裝置的結(jié)構(gòu)示意圖。圖2為本實(shí)用新型基于FPGA的多路模擬切換裝置的結(jié)構(gòu)示意圖。
具體實(shí)施方式
為使本實(shí)用新型的目的、技術(shù)方案、及優(yōu)點(diǎn)更加清楚明白，以下參照附圖并舉實(shí)施例，對(duì)本實(shí)用新型進(jìn)ー步詳細(xì)說(shuō)明。本實(shí)用新型提供了一種基于FPGA的多路模擬切換裝置，該裝置中的FPGA芯片利用外部載入的配置信息生成一個(gè)用以表示輸入與輸出間連接關(guān)系的真值表，根據(jù)真值表及FPGA芯片連接的模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)(Analog to Digital, AD)芯片的地址信息，確定數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào)(Digital to Analog, DA)芯片的地址信息，即FPGA芯片內(nèi)連接DA芯片的用以傳輸數(shù)字信號(hào)的邏輯電路的支路，利用該支路傳輸數(shù)字信號(hào)至FPGA芯片連接的DA芯片；本實(shí)用新型中的FPGA芯片內(nèi)的用以傳輸數(shù)字信號(hào)的邏輯電路的支路可根據(jù)外部載入的配置信息及AD芯片的地址信息,確定輸出模擬信息的DA芯片,在任一 AD芯片和任一 DA芯片間建立電性連接，不僅降低了硬件成本，還實(shí)現(xiàn)了任一輸入與任一輸出之間的模擬切換。圖2為本實(shí)用新型基于FPGA的多路模擬切換裝置的結(jié)構(gòu)示意圖?，F(xiàn)結(jié)合圖2，對(duì)本實(shí)用新型基于FPGA的多路模擬切換裝置的結(jié)構(gòu)進(jìn)行說(shuō)明，具體如下本實(shí)用新型基于FPGA的多路模擬切換裝置包含N片AD芯片10、N片DA芯片12及FPGA芯片11。其中，F(xiàn)PGA芯片11分別連接N片AD芯片10及N片DA芯片12 ;N為大于I的整數(shù)。N片AD芯片10中的任一 AD芯片10將接收到的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，輸出數(shù)字信號(hào)至FPGA芯片11。其中，AD芯片10接收到的模擬信號(hào)可為外部輸入的音視頻數(shù)據(jù)；本實(shí)用新型的AD芯片10可采用現(xiàn)有的模數(shù)轉(zhuǎn)換芯片，在此不再對(duì)具體的芯片結(jié)構(gòu)進(jìn)行贅述。FPGA芯片11在上電后從外部加載配置信息及時(shí)鐘信息，利用時(shí)鐘信息生成FPGA時(shí)鐘頻率，利用配置信息生成一個(gè)用以表示輸入與輸出間連接關(guān)系的真值表。其中，配置信息可為一段用以配置FPGA芯片10內(nèi)包含的電子元件以形成一定結(jié)構(gòu)的邏輯電路的程序；FPGA芯片10內(nèi)包含的電子元件可為現(xiàn)有的與門(mén)、或門(mén)和/或非門(mén)等基本的門(mén)電路；FPGA芯片利用配置信息進(jìn)行邏輯運(yùn)算，生成一個(gè)可表示輸入與輸出間連接關(guān)系的真值表；該真值表中的一路輸入與一路輸出間的連接關(guān)系即為利用配置信息配置后生成的邏輯電路的一條支路。FPGA芯片10將任一 AD芯片10輸入的數(shù)字信號(hào)進(jìn)行緩存，利用AD芯片10的地址信息及生成的真值表進(jìn)行邏輯運(yùn)算，獲得用以輸出數(shù)字信號(hào)的DA芯片12的地址信息，根據(jù)用以輸出數(shù)字信號(hào)的DA芯片12的地址信息，輸出緩存的來(lái)自AD芯片10的數(shù)字信號(hào)至與 地址信息對(duì)應(yīng)的DA芯片12。N片DA芯片12中的任一 DA芯片12將接收到的來(lái)自FPGA芯片11的數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)并輸出。其中，DA芯片12輸出的模擬信號(hào)可為AD芯片10接收到的音視頻數(shù)據(jù)；本實(shí)用新型的DA芯片12可采用現(xiàn)有的數(shù)模轉(zhuǎn)換芯片，在此不再對(duì)其具體結(jié)構(gòu)進(jìn)行贅述。其中，本實(shí)用新型的FPGA芯片11包含可編程輸入輸出單元(IOB) 111、基本可編程邏輯單元(CLB) 112及時(shí)鐘管理單元(DCM) 113。其中，IOB 111分別連接N片AD芯片
10、N 片 DA 芯片 12 及 CLB 112，CLB 112 還連接 DCM113。DCM113在上電后從外部加載時(shí)鐘信息，對(duì)時(shí)鐘信息進(jìn)行分倍頻或相位調(diào)整后獲得FPGA時(shí)鐘頻率，輸出FPGA時(shí)鐘頻率至CLB 112。其中，DCM113從外部加載的時(shí)鐘信息可為本實(shí)用新型的FPGA芯片11所裝設(shè)的系統(tǒng)的時(shí)鐘頻率的信息；本實(shí)用新型的DCM113進(jìn)行分倍頻或相位調(diào)整后獲得的FPGA時(shí)鐘頻率能夠使得FPGA芯片11提高數(shù)據(jù)處理速率，經(jīng)DCM113處理后的時(shí)鐘能降低時(shí)鐘信號(hào)在FPGA芯片11內(nèi)部的走線的延遲和抖動(dòng)，保證采樣數(shù)據(jù)的精確性。IOBlll接收任一 AD芯片10輸出的數(shù)字信號(hào)，根據(jù)CLBl 12輸出的地址信號(hào)，輸出來(lái)自CLBl 12的數(shù)字信號(hào)至DA芯片12。CLBl 12在上電后從外部加載配置信息,利用配置信息生成一個(gè)用以表不輸入與輸出間連接關(guān)系的真值表，根據(jù)來(lái)自DCMl 13的FPGA時(shí)鐘頻率，從IOBlll采樣數(shù)字信號(hào)并進(jìn)行緩存；CLB112從IOBlll讀取輸入數(shù)字信號(hào)的AD芯片10的地址信息，利用AD芯片10的地址信息及真值表進(jìn)行邏輯運(yùn)算，獲得用以輸出數(shù)字信號(hào)的DA芯片12的地址信息，根據(jù)用以輸出數(shù)字信號(hào)的DA芯片12的地址信息，輸出緩存的數(shù)字信號(hào)至I0B111。其中，輸入數(shù)字信號(hào)的AD芯片10的地址信息為輸入數(shù)字信號(hào)的AD芯片10所連接IOBlll的輸入接口的地址信息，即連接輸入數(shù)字信號(hào)的AD芯片10的IOBlll的輸入接口相對(duì)于CLB112而言的地址信息，相應(yīng)地，DA芯片12的地址信息為IOBlll所連接的DA芯片11的輸出接口的地址信息，即連接DA芯片12的輸出接口相對(duì)于CLB112而言的地址信息。其中，IOBlll包含N個(gè)輸入子單元、N個(gè)輸入接口(圖2中未示出)、N個(gè)輸出子單元及N個(gè)輸出接口(圖2中未示出)。其中，N個(gè)輸入子單元可為圖2中的第一輸入子單元1111、…、第N輸入子單元1113 ;N個(gè)輸出子單元可為圖2中的第一輸出子單元1112、…、第N輸出子單元1114 ;任ー輸入子單元通過(guò)輸入接ロ連接ー個(gè)AD芯片10，任ー輸出子單元通過(guò)輸出接ロ連接ー個(gè)DA芯片12。N個(gè)輸入子單元中的任一輸入子單元接收通過(guò)輸入接ロ連接的AD芯片輸出的數(shù)字信號(hào)，將外部輸入的使能信號(hào)輸出至CLB112。其中，連接CLB112的任一輸入子單元都具有一地址信息，CLBl 12根據(jù)來(lái)自輸入子單元的使能信號(hào)，就能確定該輸入子單元的地址信息，進(jìn)而可確定連接該輸入子単元的AD芯片10的地址信息；使能信號(hào)為用以確定輸入子單兀的身份標(biāo)識(shí)的信號(hào)。N個(gè)輸出子單元根據(jù)來(lái)自CLBl 12的地址信息，確定輸出數(shù)字信號(hào)的輸出子單元，與地址信息匹配的輸出子単元將來(lái)自CLB112的數(shù)字信號(hào)輸出至其連接的輸出接ロ所連接的DA芯片12。其中，連接CLBl 12的任一輸出子單元都具有一地址信息，CLBl 12輸出的地址信息即為選擇輸出子単元的ー個(gè)選通信號(hào)，根據(jù)該地址信息就能夠確定連接DA芯片12的輸出子單兀。其中，CLB112包含切換子單元1122、查找表子單元1121及隨機(jī)存儲(chǔ)器(RandomAccess Memory, RAM) 1123。切換子單元 1122 分別連接 I0B111、DCM113、RAM1123 及查找表子單元1121。RAMl 123用以緩存來(lái)自切換子単元1122的數(shù)字信號(hào)。查找表子単元1121在上電后從外部加載配置信息，利用配置信息生成一個(gè)用以表示輸入與輸出間連接關(guān)系的真值表及邏輯算法，緩存真值表及邏輯算法。其中，真值表保存有輸入地址信息及與其有連接關(guān)系的輸出地址信息；邏輯算法是根據(jù)真值表中的輸入地址信息計(jì)算獲得邏輯電路的所有可能結(jié)果的算法，這里提及的邏輯電路的所有可能結(jié)果即為與輸入地址信息有連接關(guān)系的輸出地址信息。切換子單元1122根據(jù)接收到的使能信號(hào)確定輸入數(shù)字信號(hào)的輸入子単元，根據(jù)FPGA時(shí)鐘頻率從輸入子単元中采樣數(shù)字信號(hào)，將數(shù)字信號(hào)寫(xiě)入RAM1123。切換子單元1122根據(jù)接收到的使能信號(hào)，從IOBlll獲取輸入數(shù)字信號(hào)的輸入子単元的地址信息，根據(jù)地址信息從查找表子単元1121緩存的真值表中查找邏輯算法，根據(jù)邏輯算法及輸入子単元的地址信息生成用以確定DA芯片12連接的輸出子単元的地址信息，輸出地址信息及RAMl 123緩存的數(shù)字信號(hào)至IOBlI。本實(shí)用新型的上述較佳實(shí)施例中，F(xiàn)PGA芯片可根據(jù)外部載入的配置信息對(duì)其內(nèi)部的電子元件進(jìn)行設(shè)置，形成與配置信息匹配的建立輸入與輸出的邏輯電路，在具體傳輸來(lái)自AD芯片的數(shù)字信號(hào)吋，F(xiàn)PGA芯片根據(jù)AD芯片的地址信息及生成的真值表進(jìn)行查表，獲得DA芯片的地址信息，通過(guò)由配置信息建立的邏輯電路的支路輸出數(shù)字信號(hào)至DA芯片，輸入和輸出間的對(duì)應(yīng)關(guān)系可由配置信息來(lái)確定，外部輸入的配置信息不同，則與輸入子單元對(duì)應(yīng)的輸出子単元也不同，即根據(jù)配置信息確定輸入與輸出間的對(duì)應(yīng)關(guān)系，實(shí)現(xiàn)了任一輸入與任一輸出間的模擬切換，而不局限于芯片本身的硬件結(jié)構(gòu)；另外，本實(shí)用新型的一片F(xiàn)PGA芯片就能夠?qū)崿F(xiàn)多達(dá)128路，甚至更多路輸入與輸出之間的模擬切換，降低了硬件成本。以上所述僅為本實(shí)用新型的較佳實(shí)施例而已，并不用以限制本實(shí)用新型，凡在本實(shí)用新型的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本實(shí)用新型保護(hù)的范圍之內(nèi)。
權(quán)利要求1.一種基于FPGA的多路模擬切換裝置，其特征在于，該裝置包含N片模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)AD芯片、N片數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào)DA芯片及現(xiàn)場(chǎng)可編程門(mén)陣列FPGA芯片；所述N為大于I的整數(shù)； 所述FPGA芯片分別連接所述N片AD芯片及所述N片DA芯片； 任一 AD芯片將接收到的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，并輸出至所述FPGA芯片； 所述FPGA芯片在上電后從外部加載配置信息及時(shí)鐘信息，利用時(shí)鐘信息生成FPGA時(shí)鐘頻率，利用配置信息生成一個(gè)用以表示輸入與輸出間連接關(guān)系的真值表；所述FPGA芯片將任一 AD芯片輸入的數(shù)字信號(hào)進(jìn)行緩存，利用所述AD芯片的地址信息及所述真值表進(jìn)行邏輯運(yùn)算，獲得用以輸出數(shù)字信號(hào)的DA芯片的地址信息，根據(jù)DA芯片的地址信息輸出緩存的來(lái)自所述AD芯片的數(shù)字信號(hào)； 任一 DA芯片將所述FPGA芯片輸出的數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)并輸出。
2.根據(jù)權(quán)利要求I所述的裝置，其特征在于，所述FPGA芯片包含可編程輸入輸出單元IOB、基本可編程邏輯單元CLB及時(shí)鐘管理單元DCM ； 所述IOB分別連接所述N片AD芯片、所述N片DA芯片及所述CLB，所述CLB連接所述DCM ； 所述DCM在上電后從外部加載時(shí)鐘信息，對(duì)時(shí)鐘信息進(jìn)行分倍頻或相位處理后，獲得FPGA時(shí)鐘頻率并輸出至所述CLB ； 所述IOB接收所述任一 AD芯片輸出的數(shù)字信號(hào)，根據(jù)所述CLB輸出的地址信息，輸出來(lái)自所述CLB的數(shù)字信號(hào)至DA芯片； 所述CLB在上電后從外部加載配置信息，利用配置信息生成一個(gè)用以表示輸入與輸出間連接關(guān)系的真值表，根據(jù)FPGA時(shí)鐘頻率從所述IOB采樣數(shù)字信號(hào)并進(jìn)行緩存，從所述IOB讀取輸入數(shù)字信號(hào)的所述AD芯片的地址信息，利用所述AD芯片的地址信息及所述真值表進(jìn)行邏輯運(yùn)算，獲得用以輸出數(shù)字信號(hào)的DA芯片的地址信息，根據(jù)DA芯片的地址信息輸出緩存的數(shù)字信號(hào)至所述Ι0Β。
3.根據(jù)權(quán)利要求2所述的裝置，其特征在于，所述IOB包含N個(gè)輸入子單元、N個(gè)輸入接口、N個(gè)輸出子單元及N個(gè)輸出接口 ； 任一輸入子單元通過(guò)輸入接口連接一個(gè)AD芯片，任一輸出子單元通過(guò)輸出接口連接一個(gè)DA芯片； 所述輸入子單元接收通過(guò)輸入接口連接的AD芯片輸出的數(shù)字信號(hào)，將外部輸入的使能信號(hào)輸出至所述CLB ;所述使能信號(hào)為確定輸入子單元的身份標(biāo)識(shí)的信號(hào)； 所述N個(gè)輸出子單元中與來(lái)自所述CLB的地址信息匹配的輸出子單元，將來(lái)自所述CLB的數(shù)字信號(hào)輸出至其通過(guò)輸出接口連接的DA芯片。
4.根據(jù)權(quán)利要求3所述的裝置，其特征在于，所述CLB包含切換子單元、查找表子單元及隨機(jī)存儲(chǔ)器RAM ； 所述切換子單元分別連接所述N個(gè)輸入子單元、所述N個(gè)輸出子單元、所述DCM、所述RAM及所述查找表子單元； 所述RAM用以緩存來(lái)自所述切換子單元的數(shù)字信號(hào)； 所述查找表子單元在上電后從外部加載配置信息，利用配置信息生成一個(gè)用以表示輸入與輸出間連接關(guān)系的真值表及邏輯算法，緩存所述真值表及邏輯算法；所述真值表保存有輸入地址信息及與其有連接關(guān)系的輸出地址信息； 所述切換子単元根據(jù)接收到的使能信號(hào)確定輸入數(shù)字信號(hào)的輸入子単元，根據(jù)FPGA時(shí)鐘頻率從所述 輸入子単元中采樣數(shù)字信號(hào)，將數(shù)字信號(hào)寫(xiě)入所述RAM ； 所述切換子単元根據(jù)接收到的使能信號(hào)，從所述IOB獲取輸入數(shù)字信號(hào)的輸入子単元的地址信息，根據(jù)地址信息從所述查找表子単元緩存的所述真值表中查找邏輯算法，根據(jù)邏輯算法及所述輸入子単元的地址信息生成用以確定所述DA芯片連接的輸出子単元的地址信息，輸出地址信息及及所述RAM緩存的數(shù)字信號(hào)至所述I0B。
專(zhuān)利摘要本實(shí)用新型提供了一種基于FPGA的多路模擬切換裝置，該裝置包含N片用以將模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)的AD芯片、N片用以將數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)的DA芯片及現(xiàn)場(chǎng)可編程門(mén)陣列FPGA芯片；FPGA芯片在上電后從外部加載配置信息及時(shí)鐘信息，利用時(shí)鐘信息生成FPGA時(shí)鐘頻率，利用配置信息生成一個(gè)用以表示輸入與輸出間連接關(guān)系的真值表；FPGA芯片將任一AD芯片輸入的數(shù)字信號(hào)進(jìn)行緩存，利用AD芯片的地址信息及真值表進(jìn)行邏輯運(yùn)算，獲得用以輸出數(shù)字信號(hào)的DA芯片的地址信息，根據(jù)DA芯片的地址信息輸出緩存的來(lái)自AD芯片的數(shù)字信號(hào)至DA芯片。采用本實(shí)用新型的裝置，能夠進(jìn)行任一輸入與任一輸出間的切換，降低硬件成本。
文檔編號(hào)G05B19/042GK202661817SQ20122023395
公開(kāi)日2013年1月9日 申請(qǐng)日期2012年5月22日 優(yōu)先權(quán)日2012年5月22日
發(fā)明者連文泰, 文雯, 徐寧 申請(qǐng)人:杭州海康威視數(shù)字技術(shù)股份有限公司