專利名稱：一種高精度cmos帶隙基準(zhǔn)電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及電子電路，具體地，涉及一種高精度互補(bǔ)金屬氧化物半導(dǎo)體 (Complementary Metal Oxide Semiconductor，簡稱 CMOS)帶隙基準(zhǔn)電路。
背景技術(shù)：
近年來，隨著電子產(chǎn)品和無線通信系統(tǒng)的廣泛應(yīng)用，電子產(chǎn)品和無線通信系統(tǒng)的集成度越來越高，電路結(jié)構(gòu)和功能也日益復(fù)雜和完善。低壓低功耗、低溫度系數(shù)、高電源抑制比帶隙基準(zhǔn)源在電路設(shè)計(jì)中有著廣泛的應(yīng)用，同時(shí)基準(zhǔn)電路還需要與標(biāo)準(zhǔn)CMOS工藝兼容。因此設(shè)計(jì)高性能帶隙基準(zhǔn)電路成為了模擬以及混合電路設(shè)計(jì)的需要。目前，主流的高性能電壓基準(zhǔn)大多采用兩種電壓基準(zhǔn)結(jié)構(gòu)，即電壓模帶隙基準(zhǔn)電路與電流模帶隙基準(zhǔn)電路，這兩種結(jié)構(gòu)各具優(yōu)勢，可以根據(jù)應(yīng)用的不同進(jìn)行選擇。其中，電壓模帶隙基準(zhǔn)電路如

圖1所示。在圖1中，電壓模帶隙基準(zhǔn)電路包括第一至三PMOS晶體管PM1-PM3、第一至三三極管Q1-Q3、電阻R0、第一分壓電阻Rl與第二分壓電阻R2。第一至三PMOS晶體管PM1-PM3的源極均與直流電源VDD連接，柵極均與運(yùn)算放大器OP的輸出端連接，第一 PMOS晶體管PMl的漏極與運(yùn)算放大器OP的反相輸入端Vn及第一三極管Ql的發(fā)射極連接，第二 PMOS晶體管PM2的漏極與運(yùn)算放大器OP的同相輸入端 Vp連接、并經(jīng)電阻RO后與第二三極管Q2的發(fā)射極連接，第三PMOS晶體管PM3的漏極與第一分壓電阻Rl及第二分壓電阻R2串聯(lián)，第一分壓電阻Rl與第二分壓電阻R2的公共端為基準(zhǔn)電路輸出端Vkef ；第一三極管Ql的基極與集電極均接地，第二三極管Q2的基極與集電極均接地，第三三極管Q3的基極與集電極均接地。其中，在電壓模帶隙基準(zhǔn)電路中，運(yùn)算放大器OP使電壓模帶隙基準(zhǔn)電路處于深度負(fù)反饋狀態(tài)，三極管Q1A2與A均為由N阱和P型襯底形成的寄生縱向雙極性晶體管BJT。 電壓模帶隙基準(zhǔn)電路的基準(zhǔn)電壓公式為
權(quán)利要求1.一種高精度CMOS帶隙基準(zhǔn)電路，其特征在于，包括直流電源VDD，以及依次配合連接在直流電源VDD與地之間的電壓基準(zhǔn)核心模塊、運(yùn)算放大器OP與基準(zhǔn)輸出支路，所述基準(zhǔn)輸出支路包括配合連接的第三PMOS晶體管PM3與高階補(bǔ)償模塊。
2.根據(jù)權(quán)利要求1所述的高精度CMOS帶隙基準(zhǔn)電路，其特征在于，所述電壓基準(zhǔn)核心模塊包括第一至二 PMOS晶體管PM1-PM2、第一至二三極管Q1-Q2與電阻R0，其中所述第一至三PMOS晶體管PM1-PM3的源極均與直流電源VDD連接，柵極均與運(yùn)算放大器OP的輸出端連接，第一 PMOS晶體管PMl的漏極與運(yùn)算放大器OP的反相輸入端Vn及第一三極管Ql的發(fā)射極連接，第二 PMOS晶體管PM2的漏極與運(yùn)算放大器OP的同相輸入端Vp 連接、并經(jīng)電阻RO后與第二三極管Q2的發(fā)射極連接，第三PMOS晶體管PM3的漏極與高階補(bǔ)償模塊的輸入端連接；所述第一三極管Ql的基極與集電極均接地，第二三極管Q2的基極與集電極均接地。
3.根據(jù)權(quán)利要求2所述的高精度CMOS帶隙基準(zhǔn)電路，其特征在于，所述高階補(bǔ)償模塊包括第一至三分壓電阻R1-R3、第一至二補(bǔ)償管Mn的并聯(lián)電阻foil-foi2、起高階補(bǔ)償作用的第一至二 NMOS晶體管Mnl-Mn2與第三三極管Q3，其中所述第三PMOS晶體管PM3的漏極與第一至二 NMOS晶體管Mnl-Mn2的柵極連接，并依次經(jīng)第一至二分壓電阻R1-R2、第二補(bǔ)償管Mn2的并聯(lián)電阻foil、第三分壓電阻R3及第一補(bǔ)償管Mnl的并聯(lián)電阻后、與第一 NMOS晶體管Mnl的源極及第三三極管Q3的發(fā)射極連接；第一分壓電阻Rl與第二分壓電阻R2的公共端為基準(zhǔn)電路輸出端Vkef ；第三三極管Q3的基極與集電極均接地；所述第一NMOS晶體管Mnl的漏極與第三分壓電阻R3及第一補(bǔ)償管Mnl的并聯(lián)電阻的公共端連接；第二 NMOS晶體管Mn2的漏極與第二分壓電阻R2及第二補(bǔ)償管Mn2的并聯(lián)電阻foil的公共端連接，源極與第二補(bǔ)償管Mn2的并聯(lián)電阻foil及第三分壓電阻R3連接。
專利摘要本實(shí)用新型公開了一種高精度CMOS帶隙基準(zhǔn)電路，包括直流電源VDD，以及依次配合連接在直流電源VDD與地之間的電壓基準(zhǔn)核心模塊、運(yùn)算放大器OP與基準(zhǔn)輸出支路，所述基準(zhǔn)輸出支路包括配合連接的第三PMOS晶體管PM3與高階補(bǔ)償模塊。本實(shí)用新型所述高精度CMOS帶隙基準(zhǔn)電路，利用對基準(zhǔn)輸出支路用MOS管驅(qū)動(dòng)電壓VGS的控制，通過在不同溫度段內(nèi)往基準(zhǔn)電流中分別注入和抽出微小電流，實(shí)現(xiàn)精密的溫度補(bǔ)償，從而得到低溫度系數(shù)的電壓基準(zhǔn)，有效降低溫度系數(shù)，可以克服現(xiàn)有技術(shù)中精度低與穩(wěn)定度低等缺陷，以實(shí)現(xiàn)精度高與穩(wěn)定度高的優(yōu)點(diǎn)。
文檔編號(hào)G05F3/30GK202083976SQ201120139048
公開日2011年12月21日 申請日期2011年5月5日 優(yōu)先權(quán)日2011年5月5日
發(fā)明者王宇星 申請人:王宇星