專利名稱：基于四片fpga的驗(yàn)證片上網(wǎng)絡(luò)多核處理器的開發(fā)板的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路技術(shù)，為用于多核網(wǎng)絡(luò)處理器設(shè)計(jì)/驗(yàn)證的開發(fā)板，適用于超大規(guī)模集成電路軟硬件協(xié)同設(shè)計(jì)驗(yàn)證，為片上網(wǎng)絡(luò)多核處理器軟硬件協(xié)同測試驗(yàn)證的平臺(tái)，具體為一種基于四片F(xiàn)PGA的驗(yàn)證片上網(wǎng)絡(luò)多核處理器的開發(fā)板。
背景技術(shù)：
由于基于傳統(tǒng)片上系統(tǒng)S0C(System-On-Chip)的單芯片處理器在內(nèi)核頻率、片上通信、功耗以及面積等方面面臨著很大問題，基于片上網(wǎng)絡(luò)N0C(NetwOrk-On-Chip)的多核處理器應(yīng)運(yùn)而生，從體系架構(gòu)上解決了前者所面臨的諸多問題。NoC互連結(jié)構(gòu)具有IP間的并行通信、擴(kuò)展性好以及吞吐量大等優(yōu)勢(shì)，并且解決了多核處理器的的體系結(jié)構(gòu)問題以及困擾總線結(jié)構(gòu)的全局時(shí)鐘問題。因此，NoC互連結(jié)構(gòu)是多核處理器系統(tǒng)最有前途的解決方案。目前，F(xiàn)PGA芯片作為承載和驗(yàn)證基于NoC的多核處理器硬件設(shè)計(jì)的途徑，已經(jīng)成為了研究熱點(diǎn)，但是隨著硬件設(shè)計(jì)的規(guī)模不斷增加，一方面單片F(xiàn)GPA的硬件資源并不能滿足基于NoC的多核處理器需求，另一方面考慮到基于NoC的多核處理器大多面向數(shù)據(jù)密集型的運(yùn)算，對(duì)仿存和片間的數(shù)據(jù)通訊吞吐率要求很高。

發(fā)明內(nèi)容
本發(fā)明需要解決的問題現(xiàn)有的單片F(xiàn)PGA開發(fā)板不能滿足超大規(guī)模集成電路設(shè)計(jì)所需硬件資源的需求，開發(fā)板設(shè)計(jì)面臨如何擴(kuò)展開發(fā)板硬件資源，滿足NoC的多核處理器對(duì)仿存和片間的數(shù)據(jù)通訊吞吐率的要求，并保證開發(fā)板穩(wěn)定運(yùn)行的問題。本發(fā)明的技術(shù)方案為基于四片F(xiàn)PGA的驗(yàn)證片上網(wǎng)絡(luò)多核處理器的開發(fā)板，四片 FPGA芯片之間連接構(gòu)成全互聯(lián)結(jié)構(gòu)，每一片F(xiàn)PGA芯片都設(shè)有GTX傳輸通道和GPIO傳輸通道分別與其它三片F(xiàn)PGA芯片連接，所述GTX傳輸通道由4路獨(dú)立的RocketIO通道組成， GTX傳輸通道提供64位寬，125MHz, IOGbps的數(shù)據(jù)傳輸，GPIO傳輸通道由10對(duì)單端模式的通用輸入/輸出GPIO組成 ’每片F(xiàn)PGA芯片分別設(shè)有電源管理模塊、板級(jí)時(shí)鐘驅(qū)動(dòng)模塊及存儲(chǔ)系統(tǒng)，存儲(chǔ)系統(tǒng)包括3組16位的DDR3SDRAM，2片36位的SRAM和2片M位的Flash ；第二 FPGA芯片與第四FPGA芯片上分別設(shè)有開發(fā)板的數(shù)據(jù)輸入和數(shù)據(jù)輸出接口，所述數(shù)據(jù)輸入和數(shù)據(jù)輸出接口為全雙工差分的2. 5Gbps光口。FPGA芯片為Xilinx XC6VLX550T FPGA芯片，設(shè)有全雙工差分高速GTX接口 LVDS和單端模式的通用輸入/輸出GPIO接口，GTX傳輸通道通過LVDS接口連接，GPIO傳輸通道通過GPIO接口連接，4片F(xiàn)PGA芯片的JTAG接口串聯(lián)成菊花鏈，通過JTAG鏈?zhǔn)讲⒔Y(jié)合Xilinx 的iMPACT軟件配置FPGA。FPGA芯片的電源管理模塊為外部穩(wěn)壓供電12V，采用DC-DC開關(guān)電源和LDO線性穩(wěn)壓電源，外部穩(wěn)壓供電的12V電源經(jīng)DC-DC開關(guān)電源轉(zhuǎn)換得到0. 75V、1. OVU. 5V、1. 8V、 2. 5V、5V的電源，5V電源經(jīng)LDO線性穩(wěn)壓電源轉(zhuǎn)換得到1. 2V、和3. 3V電源。
板級(jí)時(shí)鐘驅(qū)動(dòng)模塊包括兩種實(shí)時(shí)時(shí)鐘，一種為外接有源晶振，采用EPSON公司的EG-2101CA125M為各芯片的GTX傳輸通道提供125MHz的差分時(shí)鐘驅(qū)動(dòng)，另一種利用25MHz的無源晶振和ICS公司的低噪聲頻率合成器ICS843001I-22，通過配置和調(diào)節(jié) ICS843001I-22芯片的輸出頻率產(chǎn)生200MHz差分時(shí)鐘，并通過時(shí)鐘芯片ICS8M;3BGT分出四路提供給每片F(xiàn)PGA芯片的存儲(chǔ)單元，給DDR3SDRAM提供參考差分時(shí)鐘。存儲(chǔ)單元中，由2片位寬為8bit，容量為2Gb的MT41J256M8HX-15E芯片組成得到一組容量為4Gb位寬16bit的DDR3SDRAM，2片MT41J256M8HX-15E芯芯片的數(shù)據(jù)、時(shí)鐘、讀寫閃爍信號(hào)和數(shù)據(jù)掩碼信號(hào)由FPGA分別控制，地址和控制命令信號(hào)共享；2片F(xiàn)lash為BPI NOR Flash，容量為256Mbit，位寬為16bit，其中的一片F(xiàn)lash存有硬件設(shè)計(jì)程序的bit文件和軟件程序設(shè)計(jì)的bit文件，在開發(fā)板初始化過程中，當(dāng)開發(fā)板上電后或FPGA芯片自身復(fù)位鍵有效時(shí)，開發(fā)板從所述Flash加載硬件設(shè)計(jì)程序的bit文件和軟件程序設(shè)計(jì)的bit 文件到各個(gè)FPGA的本地程序存儲(chǔ)器，實(shí)現(xiàn)對(duì)FPGA BPI方式的配置和編程。開發(fā)板的PCB結(jié)構(gòu)層將信號(hào)層夾在地層和電源層之間。本發(fā)明設(shè)計(jì)了一種基于四片F(xiàn)PGA的片上網(wǎng)絡(luò)多核處理器驗(yàn)證開發(fā)板，滿足硬件資源需求，是現(xiàn)有技術(shù)都沒有達(dá)到的。本發(fā)明的創(chuàng)新之處一是，在一塊開發(fā)板上集成了 12 組DDR3SCRAM，每片F(xiàn)PGA芯片上帶3組，其仿存帶寬達(dá)到759. 2Gbps，這是目前其它多FPGA 開發(fā)板的電路設(shè)計(jì)遠(yuǎn)不能達(dá)到的；二、FPGA芯片間同時(shí)采用GTX傳輸通道全互連和GPIO傳輸通道全互連兩種方式，GTX傳輸通道具有4X3. 125Gbps的傳輸數(shù)據(jù)量，GPIO傳輸通道全互連用于傳輸命令，其片間互連吞吐率大于30(ibpS。本發(fā)明集成四片Xilinx XC6VLX550T FPGA芯片的開發(fā)板能夠?yàn)镕PGA硬件設(shè)計(jì)人員提供足夠多硬件資源和端口，以便驗(yàn)證和實(shí)現(xiàn)基于NoC的多核處理器的原型芯片設(shè)計(jì)，也為以后在片上網(wǎng)絡(luò)NoC上研究多核并行計(jì)算提供了條件。本發(fā)明可以將需要處理的任務(wù)劃分多個(gè)子任務(wù)分配到不同F(xiàn)PGA芯片上的處理單元分別處理，從而實(shí)現(xiàn)任務(wù)處理的并行化；其任務(wù)間數(shù)據(jù)通信速度和同步時(shí)間等不僅取決于處理單元本身的通信速度，還取決于連接處理單元的通信互聯(lián)網(wǎng)絡(luò)，所以本發(fā)明開發(fā)板的四片芯片利用FPGA提供的全雙工差分高速GTX接口 LVDS (Low-Voltage Differential Signaling)和單端模式的高速通用輸入/輸出GPI0，實(shí)現(xiàn)片間的全互聯(lián)網(wǎng)絡(luò)結(jié)構(gòu)；其中差分高速GTX接口 LVDS的數(shù)據(jù)通信遵循Aurora協(xié)議，實(shí)現(xiàn)FPGA間的大量數(shù)據(jù)的高速傳輸， 而單端模式的高速GPIO為FPGA開發(fā)人員提供自定義接口空間。本發(fā)明設(shè)計(jì)了一種集成了四片Xilinx XC6VLX550T FPGA芯片的開發(fā)板，能夠?yàn)?FPGA硬件設(shè)計(jì)人員提供足夠多硬件資源，以便驗(yàn)證和實(shí)現(xiàn)基于NoC的超大規(guī)模多核處理器的原型芯片設(shè)計(jì)。本發(fā)明的優(yōu)點(diǎn)1)豐富的邏輯資源，4片F(xiàn)PGA總邏輯資源549888*4 = 2199552 ；2)豐富的存儲(chǔ)資源，24片DDR3共計(jì)48( ，片外SRAM達(dá)到256Mb，片內(nèi)RAM共計(jì) 115. 8Mb。3)存儲(chǔ)端口吞吐率大DDRIII 400MHz*16*12 = 76. 8Gbps,片夕卜 SRAM 167MHz祁牡4 = 42. 752Gbps ；4)FPGA設(shè)計(jì)靈活性、通用性強(qiáng)可以采用不同的處理器，也可以采用相同的處理器，如ARM等;5)仿真綜合軟件支持好第三方的仿真軟件Modelsim能夠很好地完成功能仿真， 而Xilinx公司的ISE則能很好地完成綜合。


圖1是本發(fā)明開發(fā)板的總體框圖。圖2是FPGA子系統(tǒng)框圖。圖3是系統(tǒng)電源設(shè)計(jì)方案框圖。圖4是低噪聲頻率合成器電路圖。圖5是FPGA與DDR3的接口連接。圖 6 是 BPI Flash 接口設(shè)計(jì)。圖7是開發(fā)板實(shí)體圖。
具體實(shí)施例方式本發(fā)明設(shè)計(jì)的開發(fā)板具有兩點(diǎn)創(chuàng)新點(diǎn)一是仿存帶寬遠(yuǎn)大于其他多FPGA開發(fā)板， 二是片間通訊吞吐率超大。如圖1，本發(fā)明主板上有4片Xilinx )(C6VLX550T芯片(FF1759)，芯片間采用高速 GTX輸入輸出接口和普通I/O實(shí)現(xiàn)全互聯(lián)，以便實(shí)現(xiàn)NoC多核處理器處理數(shù)據(jù)的流水線并行，Xilinx對(duì)不同代的高速串行收發(fā)器的稱法不同，V4時(shí)期的叫MGT，早期的V5LXT/SXT是 GTP，后來出的V5FXT帶的是GTX。本發(fā)明為了 FPGA主板未來的通用性，采用全互聯(lián)結(jié)構(gòu)，每個(gè)FPGA芯片都設(shè)有3大組GTX IO接口分別與另外3塊FPGA芯片的對(duì)應(yīng)GTX IO接口相連， 這里GTX IO接口為LVDS，每個(gè)FPGA對(duì)另外3片F(xiàn)PGA都既有GTX IO連接又有GPIO連接， GTX IO接口連接得到GTX傳輸通道，F(xiàn)PAG芯片的每組GTX傳輸通道由4路獨(dú)立的RocketIO 通道組成，提供64位寬，125MHz, IOGbps的數(shù)據(jù)傳輸，GPIO連接的傳輸通道由10對(duì)單端模式的通用輸入/輸出GPIO組成，GTX傳輸通道可設(shè)置成Rocket IO模式等很多模式。如圖 1所示，4片F(xiàn)PGA芯片全互聯(lián)，片間吞吐率達(dá)10(ibps，全互聯(lián)結(jié)構(gòu)中，F(xiàn)PGAl和FPGA2，F(xiàn)PGA3， FPGA4 分別連接，F(xiàn)PGA2 和 FPGAl，F(xiàn)PGA3，F(xiàn)PGA4 分別連接，F(xiàn)PGA3 和 FPGAl，F(xiàn)PGA2，F(xiàn)PGA4 分別連接，F(xiàn)PGA4和FPGA1，F(xiàn)PGA2，F(xiàn)PGA3分別連接；本發(fā)明的整體架構(gòu)是一個(gè)同構(gòu)對(duì)稱的結(jié)構(gòu)，每個(gè)FPGA芯片都有相同的電源管理模塊、板級(jí)時(shí)鐘驅(qū)動(dòng)模塊及存儲(chǔ)系統(tǒng)。如圖2所示， 每片F(xiàn)PGA芯片分別設(shè)有電源管理模塊、板級(jí)時(shí)鐘驅(qū)動(dòng)模塊及存儲(chǔ)系統(tǒng)，存儲(chǔ)系統(tǒng)包括3組 16位的DDR3SDRAM，2片36位的SRAM和2片M位的Flash ；另外，第二 FPGA芯片與第四 FPGA芯片上分別設(shè)有開發(fā)板的數(shù)據(jù)輸入和數(shù)據(jù)輸出接口，所述數(shù)據(jù)輸入和數(shù)據(jù)輸出接口為全雙工差分的2. 5Gbps光口。RocketIO在實(shí)際應(yīng)用中，輸入時(shí)鐘、PLL參數(shù)設(shè)置以及PCB線路的設(shè)計(jì)與布局是影響數(shù)據(jù)傳輸效果的最重要因素，本發(fā)明進(jìn)行了優(yōu)化設(shè)計(jì)，使得開發(fā)板的具有超大的片間通訊吞吐率。下面主要描述本發(fā)明FPGA芯片的電源管理模塊、板級(jí)時(shí)鐘驅(qū)動(dòng)模塊及存儲(chǔ)系統(tǒng)，并簡要描述本發(fā)明的開發(fā)板自身的PCB結(jié)構(gòu)層分布。通常，電源設(shè)計(jì)有兩種實(shí)現(xiàn)方式低壓差線性穩(wěn)壓電源LDO與開關(guān)電源DC-DC。LDO 的特點(diǎn)是電源精度高、噪聲小，比較適合于精密電路供電，其缺點(diǎn)是輸出功率往往不夠大，并且功率的轉(zhuǎn)換效率偏低。DC-DC的特點(diǎn)是功率轉(zhuǎn)換效率高，能夠提供較大的電源功率，但相比較LDO而言其電源噪聲會(huì)有所提高，因此DC-DC —般作為系統(tǒng)整體穩(wěn)壓電源使用或直接為大功率器件供電。為了使本發(fā)明的系統(tǒng)更具穩(wěn)定性和擴(kuò)展性，本發(fā)明的電源管理系統(tǒng)的帶載能力至少是現(xiàn)有估計(jì)功耗的兩倍。由于本發(fā)明系統(tǒng)需要0. 75V、1. OVU. 2V、1. 5V、1. 8V、2. 5V和 3. 3V穩(wěn)壓電源，考慮到本發(fā)明整個(gè)系統(tǒng)的功耗，本發(fā)明主要采用DC-DC這種效率高、輸出功率大的開關(guān)電源，而局部功耗較小、精度要求高的部分電路則采用LDO線性穩(wěn)壓電源，充分結(jié)合開關(guān)電源與線性穩(wěn)壓電源各自的優(yōu)勢(shì)進(jìn)行系統(tǒng)電源的設(shè)計(jì)。DC-DC開關(guān)電源的芯片采用了凌力爾特公司的LTM4601 ；本發(fā)明系統(tǒng)的外部穩(wěn)壓供電12V。本發(fā)明的電源方案如圖3 所示，外部穩(wěn)壓供電的12V電源經(jīng)DC-DC開關(guān)電源轉(zhuǎn)換得到0. 75V、1. OVU. 5V、1. 8V、2. 5V、 5V的電源，5V電源經(jīng)LDO線性穩(wěn)壓電源轉(zhuǎn)換得到12V、和3. 3V電源。本發(fā)明實(shí)現(xiàn)了兩種實(shí)時(shí)時(shí)鐘RTC方案。一種是外接有源晶振，選用EPSON公司的 EG-2101CA125M為整個(gè)系統(tǒng)的差分高速GTX接口提供125MHz的差分時(shí)鐘驅(qū)動(dòng)；另外一種是利用25MHz的無源晶振和ICS公司的低噪聲頻率合成器ICS843001I-22，通過配置和調(diào)節(jié)芯片可以精準(zhǔn)的產(chǎn)生200MHz差分時(shí)鐘，并通過時(shí)鐘芯片ICS8M;3BGT分出四路提供給每片 FPGA所掛載的DDR3SDRAM的參考差分時(shí)鐘，芯片具體電路參見圖4。第二種方式因?yàn)槠鋾r(shí)鐘輸出頻率的可調(diào)節(jié)，使得其更具靈活性，也就為整個(gè)平臺(tái)的通用性和可擴(kuò)展性做好了鋪墊。本發(fā)明的每片F(xiàn)GPA芯片外接有3組美光公司(Micron)的容量為2( ，單片位寬為8bit的m41J256M8HX-15E(DDR3-1033)的存儲(chǔ)器，由兩片組成16bit寬度的數(shù)據(jù)總線。 XC6VLX550T FPGA能夠支持SSTL15電平標(biāo)準(zhǔn)，能夠和DDR3SDRAM進(jìn)行無縫連接，F(xiàn)GPA與 DDR3SDRAM的接口如圖5所示。圖5中只是給出了其中一組DDR3與FPGA的連接，其所連接的FPGABANK是通過 Xilinx公司的官方軟件ISE開發(fā)環(huán)境鎖定得到。FPGA的不同BANK的電平標(biāo)準(zhǔn)，用戶可以自己定義，本發(fā)明是參考ISE生成的UCF文件來給各個(gè)BANK輸入電源，比如BAND8和BANK38 的VCCO使用1. 5V的電源進(jìn)行供電。兩片DDR3芯片的數(shù)據(jù)、時(shí)鐘、讀寫閃爍信號(hào)和數(shù)據(jù)掩碼信號(hào)使用FPGA分別控制，地址和控制命令信號(hào)共享。本發(fā)明中采用的FPGA是基于SRAM架構(gòu)來實(shí)現(xiàn)邏輯設(shè)計(jì)，所以在掉電后，編程信息立即丟失。FPGA芯片在每次加電時(shí)，都必須重新下載由設(shè)計(jì)文件生成的配置數(shù)據(jù)燒寫文件。 本發(fā)明開發(fā)板的每片F(xiàn)PGA芯片外接有兩片相同的BPI NOR Flash，容量為256Mbit，位寬為 IBbit0其中的一片F(xiàn)lash接口在系統(tǒng)初始化過程中使用，當(dāng)系統(tǒng)上電后或FPGA原型芯片復(fù)位鍵有效時(shí)，系統(tǒng)從片外的Flash加載硬件設(shè)計(jì)程序的bit文件到各個(gè)FPGA的本地程序存儲(chǔ)器，實(shí)現(xiàn)對(duì)FPGABPI方式的配置和編程；另外，在這一片F(xiàn)lash還用來加載軟件程序設(shè)計(jì)的bit文件。本發(fā)明采用的)(C6VLX550T FPGA芯片能夠支持LVC0MS2. 5V電平標(biāo)準(zhǔn)，能夠和 BPINORFlash進(jìn)行無縫連接，F(xiàn)PGA與BPINORFlash的接口如圖6所示。圖6中BPI NOR Flash與FPGA相連的兩個(gè)接口是特定的BANK，分別是BANKM和 BANK34 ；Flash的數(shù)據(jù)線和控制信號(hào)與FPGA BANK24相連，地址信號(hào)與BANK34相連，其中的復(fù)位信號(hào)與BANKO的PROG B相連，硬件設(shè)計(jì)人員可以自行設(shè)定對(duì)應(yīng)BANK的電平標(biāo)準(zhǔn)。此外，在本發(fā)明中，4片F(xiàn)PGA芯片還通過JTAG接口連成傳統(tǒng)的菊花鏈，以便可以通過JTAG鏈?zhǔn)讲⒔Y(jié)合Xilinx的iMPACT軟件配置FPGA，菊花鏈用來下載設(shè)計(jì)，只是把4片F(xiàn)PGA芯片的 JTAG接口串成1個(gè)菊花鏈，這樣，整個(gè)開發(fā)板就只要通過一個(gè)接口進(jìn)行編程，而RocketIO通道用來給灌入的硬件和軟件通信用，實(shí)現(xiàn)數(shù)據(jù)的高速傳輸，從而提高了本發(fā)明的通用性。本發(fā)明的PCB結(jié)構(gòu)層分布圖如圖7所示，將信號(hào)層夾在地層和電源層之間，增強(qiáng)本發(fā)明的抗干擾性和信號(hào)完整性。開發(fā)板在制作時(shí)，其內(nèi)層銅厚為18um，線寬約為0. 13mm，單端阻抗為50ohm，差分阻抗為lOOohm。綜上所述，本發(fā)明設(shè)計(jì)了一種具有豐富硬件資源、高速傳輸?shù)拈_發(fā)板集成電路，其每片F(xiàn)PGA都是一個(gè)子系統(tǒng)，可作為獨(dú)立的模塊獨(dú)立工作，也可形成一個(gè)整體為硬件設(shè)計(jì)人員提供一個(gè)具有超大規(guī)模的邏輯資源、豐富的數(shù)據(jù)存儲(chǔ)帶寬和空間，高吞吐率和高速實(shí)時(shí)的數(shù)據(jù)傳輸能力的平臺(tái)。
權(quán)利要求
1.基于四片F(xiàn)PGA的驗(yàn)證片上網(wǎng)絡(luò)多核處理器的開發(fā)板，其特征是四片F(xiàn)PGA芯片之間連接構(gòu)成全互聯(lián)結(jié)構(gòu)，每一片F(xiàn)PGA芯片都設(shè)有GTX傳輸通道和GPIO傳輸通道分別與其它三片F(xiàn)PGA芯片連接，所述GTX傳輸通道由4路獨(dú)立的RocketIO通道組成，GTX傳輸通道提供64位寬，125MHz, IOGbps的數(shù)據(jù)傳輸，GPIO傳輸通道由10對(duì)單端模式的通用輸入/輸出 GPIO組成 ’每片F(xiàn)PGA芯片分別設(shè)有電源管理模塊、板級(jí)時(shí)鐘驅(qū)動(dòng)模塊及存儲(chǔ)系統(tǒng)，存儲(chǔ)系統(tǒng)包括3組16位的DDR3SDRAM，2片36位的SRAM和2片24位的Flash ；第二 FPGA芯片與第四FPGA芯片上分別設(shè)有開發(fā)板的數(shù)據(jù)輸入和數(shù)據(jù)輸出接口，所述數(shù)據(jù)輸入和數(shù)據(jù)輸出接口為全雙工差分的2. 5Gbps光口。
2.根據(jù)權(quán)利要求1所述的基于四片F(xiàn)PGA的驗(yàn)證片上網(wǎng)絡(luò)多核處理器的開發(fā)板，其特征是FPGA芯片為Xi 1 inx XC6VLX550T FPGA芯片，設(shè)有全雙工差分高速GTX接口 LVDS和單端模式的通用輸入/輸出GPIO接口，GTX傳輸通道通過LVDS接口連接，GPIO傳輸通道通過 GPIO接口連接，4片F(xiàn)PGA芯片的JTAG接口串聯(lián)成菊花鏈，通過JTAG鏈?zhǔn)讲⒔Y(jié)合Xilinx的 iMPACT軟件配置FPGA。
3.根據(jù)權(quán)利要求1或2所述的基于四片F(xiàn)PGA的驗(yàn)證片上網(wǎng)絡(luò)多核處理器的開發(fā)板， 其特征是FPGA芯片的電源管理模塊為外部穩(wěn)壓供電12V，采用DC-DC開關(guān)電源和LDO線性穩(wěn)壓電源，外部穩(wěn)壓供電的12V電源經(jīng)DC-DC開關(guān)電源轉(zhuǎn)換得到0. 75V、1. OVU. 5V、1. 8V、 2. 5V、5V的電源，5V電源經(jīng)LDO線性穩(wěn)壓電源轉(zhuǎn)換得到1. 2V、和3. 3V電源。
4.根據(jù)權(quán)利要求1或2所述的基于四片F(xiàn)PGA的驗(yàn)證片上網(wǎng)絡(luò)多核處理器的開發(fā)板，其特征是板級(jí)時(shí)鐘驅(qū)動(dòng)模塊包括兩種實(shí)時(shí)時(shí)鐘，一種為外接有源晶振，采用EPSON公司的EG-2101CA125M為各芯片的GTX傳輸通道提供125MHz的差分時(shí)鐘驅(qū)動(dòng)，另一種利用25MHz的無源晶振和ICS公司的低噪聲頻率合成器ICS843001I-22，通過配置和調(diào)節(jié) ICS843001I-22芯片的輸出頻率產(chǎn)生200MHz差分時(shí)鐘，并通過時(shí)鐘芯片ICS8M;3BGT分出四路提供給每片F(xiàn)PGA芯片的存儲(chǔ)單元，給DDR3SDRAM提供參考差分時(shí)鐘。
5.根據(jù)權(quán)利要求1或2所述的基于四片F(xiàn)PGA的驗(yàn)證片上網(wǎng)絡(luò)多核處理器的開發(fā)板， 其特征是存儲(chǔ)單元中，由2片位寬為8bit，容量為2( 的Μ4υ256Μ8ΗΧ-15Ε芯片組成得到一組容量為4Gb位寬16bit的DDR3SDRAM，2片MT41J256M8HX-15E芯芯片的數(shù)據(jù)、時(shí)鐘、讀寫閃爍信號(hào)和數(shù)據(jù)掩碼信號(hào)由FPGA分別控制，地址和控制命令信號(hào)共享；2片F(xiàn)lash為BPI NOR Flash，容量為256Mbit，位寬為16bit，其中的一片F(xiàn)lash存有硬件設(shè)計(jì)程序的bit文件和軟件程序設(shè)計(jì)的bit文件，在開發(fā)板初始化過程中，當(dāng)開發(fā)板上電后或FPGA芯片自身復(fù)位鍵有效時(shí)，開發(fā)板從所述Flash加載硬件設(shè)計(jì)程序的bit文件和軟件程序設(shè)計(jì)的bit 文件到各個(gè)FPGA的本地程序存儲(chǔ)器，實(shí)現(xiàn)對(duì)FPGABPI方式的配置和編程。
6.根據(jù)權(quán)利要求1或2所述的基于四片F(xiàn)PGA的驗(yàn)證片上網(wǎng)絡(luò)多核處理器的開發(fā)板，其特征是開發(fā)板的PCB結(jié)構(gòu)層將信號(hào)層夾在地層和電源層之間。
全文摘要
基于四片F(xiàn)PGA的驗(yàn)證片上網(wǎng)絡(luò)多核處理器的開發(fā)板，四片F(xiàn)PGA芯片之間連接構(gòu)成全互聯(lián)結(jié)構(gòu)，每一片F(xiàn)PGA芯片都設(shè)有GTX傳輸通道和GPIO傳輸通道分別與其它三片F(xiàn)PGA芯片連接，每片F(xiàn)PGA芯片分別設(shè)有電源管理模塊、板級(jí)時(shí)鐘驅(qū)動(dòng)模塊及存儲(chǔ)系統(tǒng)；第二FPGA芯片與第四FPGA芯片上分別設(shè)有開發(fā)板的數(shù)據(jù)輸入和數(shù)據(jù)輸出接口，所述數(shù)據(jù)輸入和數(shù)據(jù)輸出接口為全雙工差分的2.5Gbps光口。本發(fā)明仿存帶寬達(dá)到759.2Gbps，這是目前其它多FPGA開發(fā)板的電路設(shè)計(jì)遠(yuǎn)不能達(dá)到的，片間互連吞吐率大于30Gbps，為FPGA硬件設(shè)計(jì)人員提供足夠多硬件資源，以便驗(yàn)證和實(shí)現(xiàn)基于NoC的超大規(guī)模多核處理器的原型芯片設(shè)計(jì)。
文檔編號(hào)G05B19/042GK102495568SQ201110397889
公開日2012年6月13日 申請(qǐng)日期2011年12月5日 優(yōu)先權(quán)日2011年12月5日
發(fā)明者何書專, 凌夢(mèng), 易偉, 李麗, 楊虎, 潘紅兵, 申濟(jì)松, 謝林, 陳榮尚, 韓正飛, 黃曉林, 黃辰 申請(qǐng)人:南京大學(xué)