專利名稱：基于可編程器件的三冗余總線同步和表決電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電子計算機(jī)和自動化控制技術(shù)，基于可編程邏輯器件設(shè)計了低成本 的、靈活性的、模塊化的和開放性的基于可編程器件的三冗余總線同步和表決電路，對于基 于可編程器件加載內(nèi)核構(gòu)成的三冗余容錯計算機(jī)，解決了冗余容錯計算機(jī)數(shù)據(jù)同步和表決 的實(shí)時控制問題，實(shí)現(xiàn)了冗余容錯計算機(jī)數(shù)據(jù)同步和表決智能管理，保證冗余容錯計算機(jī) 數(shù)據(jù)同步和表決高可靠性。
背景技術(shù)：
自六十年代，隨著計算機(jī)在一些重要領(lǐng)域的應(yīng)用，計算機(jī)的失效會造成巨大的損 失，具有故障檢測和診斷等功能的余度容錯高可靠控制系統(tǒng)開始在航天航空等領(lǐng)域應(yīng)用。 到七十年代，采用比較技術(shù)和冗余容錯技術(shù)的余度容錯高可靠系統(tǒng)，應(yīng)用于通訊和航天等 領(lǐng)域，具備了備份功能、自檢功能、自恢復(fù)功能，并且一些具有代表性的大型容錯冗余系統(tǒng) 也在此期間研制成功。近年來，微電子技術(shù)的飛速發(fā)展使得嵌入式控制系統(tǒng)廣泛應(yīng)用各個 領(lǐng)域，傳統(tǒng)構(gòu)架的容錯高可靠控制系統(tǒng)不能滿足在航空航天、國防軍工、工業(yè)生產(chǎn)、安全控 制等重要領(lǐng)域嵌入式控制系統(tǒng)應(yīng)用需求，而可編程邏輯器件加載多個微處理器核的技術(shù)發(fā) 展，為可編程邏輯器件設(shè)計容錯嵌入式控制系統(tǒng)提供了條件。現(xiàn)場可編程芯片是指由用戶編程來實(shí)現(xiàn)所需功能的專用集成電路，采用可編程門 陣列(Field Programmable Gate Array)技術(shù)，即由邏輯功能塊排列成陣列組成，并由可編 程的互連資源連接這些邏輯功能塊實(shí)現(xiàn)所需的設(shè)計。目前現(xiàn)場可編程芯片規(guī)模做得很大， 隨著內(nèi)嵌處理器核技術(shù)應(yīng)用，實(shí)現(xiàn)的功能更強(qiáng)，設(shè)計的靈活性更大?；诳删幊唐骷娜哂嗫偩€同步和表決電路用于容錯計算機(jī)，國內(nèi)未見相關(guān)的 產(chǎn)品和相關(guān)專利。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種低成本的、靈活性的、模塊化的和開放性的基于可編 程器件的三冗余總線同步和表決電路，對于基于可編程器件加載內(nèi)核構(gòu)成的三冗余容錯計 算機(jī)，解決了冗余容錯計算機(jī)數(shù)據(jù)同步和表決的實(shí)時控制問題，實(shí)現(xiàn)了冗余容錯計算機(jī)數(shù) 據(jù)同步和表決智能管理，保證了冗余容錯計算機(jī)數(shù)據(jù)同步和表決高可靠性。基于可編程器件的三冗余總線同步和表決電路系統(tǒng)結(jié)構(gòu)見附圖1，包括三冗余總線緩沖電路，三冗余總線同步電路，三冗余總線表決電路，三冗余總線輸出電路，總線防丟 步電路等組成，首先外部數(shù)據(jù)經(jīng)過三冗余總線緩沖電路等待請求三冗余總線同步電路，三 冗余總線同步電路控制總線讀取外部數(shù)據(jù)，經(jīng)過三冗余總線表決電路表決后送至可編程器 件加載內(nèi)核構(gòu)成的三冗余容錯計算機(jī)，同時總線防丟步電路控制總線防止丟失數(shù)據(jù)信息。三冗余總線緩沖電路見附圖2，三冗余總線濾波電路去除三冗余總線雜波信號，保 證信號的真實(shí)性，由可編程單元設(shè)計的數(shù)據(jù)緩沖區(qū)用于存放三冗余總線濾波后的信號，在 放入數(shù)據(jù)的同時寫入三冗余總線同步標(biāo)志。
三冗余總線同步電路見附圖3，由三冗余總線同步標(biāo)志進(jìn)行喚醒，控制三冗余總線表決電路對可編程單元設(shè)計的數(shù)據(jù)緩沖區(qū)存放三冗余總線濾波后的信號進(jìn)行讀取。三冗余總線表決電路和三冗余總線輸出電路見附圖4，由可編程邏輯單元設(shè)計位 比較對數(shù)據(jù)緩沖區(qū)存放三冗余總線濾波后的信號進(jìn)行位比較同時重新寫入表決標(biāo)志，同時 三冗余總線輸出電路通知計算機(jī)A、計算機(jī)B和計算機(jī)C對數(shù)據(jù)進(jìn)行讀取。數(shù)據(jù)總線防丟步電路對計算機(jī)A、計算機(jī)B和計算機(jī)C進(jìn)行防丟步處理，保障總線 數(shù)據(jù)失步現(xiàn)象，保證計算機(jī)A、計算機(jī)B和計算機(jī)C進(jìn)程的一致性。本發(fā)明實(shí)施例的有益效果在于，該可編程器件的三冗余總線同步和表決電路，對 于基于可編程器件加載內(nèi)核構(gòu)成的三冗余容錯計算機(jī)，解決了冗余容錯計算機(jī)數(shù)據(jù)同步和 表決的實(shí)時控制問題，實(shí)現(xiàn)了冗余容錯計算機(jī)數(shù)據(jù)同步和表決智能管理，與傳統(tǒng)的同步和 表決方法比較，利用總線代替進(jìn)程同步和數(shù)據(jù)表決時三冗余容錯計算機(jī)之間的數(shù)據(jù)交互， 減輕了冗余容錯計算機(jī)任務(wù)負(fù)擔(dān)，保證了冗余容錯計算機(jī)數(shù)據(jù)和程序運(yùn)行的高可靠性。


此處所說明的附圖用來提供對本發(fā)明的進(jìn)一步理解，構(gòu)成本申請的一部分，并不 構(gòu)成對本發(fā)明的限定。在附圖中圖1可編程設(shè)計的三冗余總線同步和表決的電路系統(tǒng)結(jié)構(gòu)；圖2三冗余總線緩沖電路工作原理；圖3三冗余總線同步電路工作原理；圖4三冗余總線表決電路和三冗余總線輸出電路；
具體實(shí)施例方式為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，下面結(jié)合實(shí)施方式和附圖，對 本發(fā)明做進(jìn)一步詳細(xì)說明。在此，本發(fā)明的示意性實(shí)施方式及其說明用于解釋本發(fā)明，但并 不作為對本發(fā)明的限定。本實(shí)施例提供基于可編程器件FPGA設(shè)計的三冗余總線同步和表決，解決了三冗 余容錯計算機(jī)數(shù)據(jù)同步的實(shí)時控制問題，實(shí)現(xiàn)了三冗余容錯計算機(jī)數(shù)據(jù)同步和表決智能管 理，保證了冗余容錯計算機(jī)數(shù)據(jù)同步和表決高可靠性。采用可編程門陣列(Field Programmable Gate Array-FPGA)技術(shù)，即由邏輯功能 塊排列成陣列組成，并由可編程的互連資源連接這些邏輯功能塊實(shí)現(xiàn)所需的設(shè)計。利用電 子設(shè)計自動化EDA工具，采用可編程器件，通過設(shè)計芯片來實(shí)現(xiàn)系統(tǒng)功能，這種基于芯片的 設(shè)計方法，能夠由設(shè)計者定義器件的內(nèi)部邏輯和管腳，將原來由電路板設(shè)計完成的大部分 工作放在芯片中設(shè)計進(jìn)行，不僅通過芯片設(shè)計來實(shí)現(xiàn)多種數(shù)字邏輯系統(tǒng)功能，而且大大減 少了電路圖設(shè)計和電路板設(shè)計的工作量和難度，增強(qiáng)設(shè)計靈活性，提高了工作效率。三冗余總線緩沖電路，三冗余總線同步電路，三冗余總線表決電路，三冗余總線輸 出電路，總線防丟步電路等功能模塊是基于Altra公司的EPM3128ATI64可編程器件設(shè)計 的，基于可編程邏輯器件設(shè)計了低成本的、靈活性的、模塊化的和開放性的冗余容錯計算機(jī) 數(shù)據(jù)同步的電路。以上所述的具體實(shí)施方式
，對本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施方式
而已，并不用于限定本發(fā)明 的保護(hù)范圍，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
一種基于可編程器件的三冗余總線同步和表決電路，其特征在于包括三冗余總線緩沖電路，三冗余總線同步電路，三冗余總線表決電路，三冗余總線輸出電路，總線防丟步電路等組成，，首先外部數(shù)據(jù)經(jīng)過三冗余總線緩沖電路等待請求三冗余總線同步電路，三冗余總線同步電路控制總線讀取外部數(shù)據(jù)，經(jīng)過三冗余總線表決電路表決后送至可編程器件加載內(nèi)核構(gòu)成的三冗余容錯計算機(jī)，同時總線防丟步電路控制總線防止丟失數(shù)據(jù)信息。
2.根據(jù)權(quán)利要求1所述的三冗余總線緩沖電路，其特征在于三冗余容錯計算機(jī)中，計算機(jī)A、計算機(jī)B、計算機(jī)C數(shù)據(jù)信息通過數(shù)據(jù)總線的高低位進(jìn) 行傳輸，如果32位的數(shù)據(jù)總線則高10位中9位表示C機(jī)數(shù)據(jù)信息另外1位表示表決狀態(tài)， 同樣中10位中9位表示B機(jī)數(shù)據(jù)信息另外1位表示表決狀態(tài)，同樣低10位中9位表示A 機(jī)數(shù)據(jù)信息另外1位表示表決狀態(tài)，通過緩沖進(jìn)行數(shù)據(jù)的暫放。
3.根據(jù)權(quán)利要求1所述的三冗余總線同步電路，特征在于三冗余容錯計算機(jī)中計算機(jī)A、計算機(jī)B和計算機(jī)C數(shù)據(jù)通過三冗余總線緩沖電路進(jìn)行 數(shù)據(jù)的儲存和暫放，同時三冗余總線同步電路來控制數(shù)據(jù)表決時的同步讀取，從而保障數(shù) 據(jù)的一致。
4.根據(jù)權(quán)利要求1所述的三冗余總線表決電路和三冗余總線表決輸出電路，其特征在于通過緩沖進(jìn)行數(shù)據(jù)的暫放三冗余容錯計算機(jī)中計算機(jī)A、計算機(jī)B和計算機(jī)C數(shù)據(jù)，由 通過緩沖進(jìn)行數(shù)據(jù)的暫放，由硬件位比較邏輯電路，對計算機(jī)A、計算機(jī)B和計算機(jī)C數(shù)據(jù)進(jìn) 行逐位比較。三冗余表決輸出電路分別通知計算機(jī)A、計算機(jī)B和計算機(jī)C對數(shù)據(jù)進(jìn)行讀 取，從而保證讀取數(shù)據(jù)的一致性。
5.根據(jù)權(quán)利要求1所述的總線防丟步電路，其特征在于總線防丟步電路對計算機(jī)A、計算機(jī)B和計算機(jī)C進(jìn)行防丟步處理，保障總線數(shù)據(jù)失步 現(xiàn)象，保證計算機(jī)A、計算機(jī)B和計算機(jī)C進(jìn)程的一致性。
全文摘要
本發(fā)明提供一種基于可編程器件的三冗余總線同步和表決電路，對于基于可編程器件加載內(nèi)核構(gòu)成的三冗余容錯計算機(jī)，設(shè)計包括三冗余總線緩沖電路，三冗余總線同步電路，三冗余總線表決電路，總線防丟步電路等組成，首先外部數(shù)據(jù)經(jīng)過三冗余總線緩沖電路等待請求三冗余總線同步電路，三冗余總線同步電路控制總線讀取外部數(shù)據(jù)，經(jīng)過三冗余總線表決電路表決后送至可編程器件加載內(nèi)核構(gòu)成的三冗余容錯計算機(jī)，同時總線防丟步電路控制總線防止丟失數(shù)據(jù)信息。該可編程器件的三冗余總線同步和表決電路，對于基于可編程器件加載內(nèi)核構(gòu)成的三冗余容錯計算機(jī)，解決了冗余容錯計算機(jī)數(shù)據(jù)同步和表決的實(shí)時控制問題，實(shí)現(xiàn)了冗余容錯計算機(jī)數(shù)據(jù)同步和表決智能管理，與傳統(tǒng)的同步和表決方法比較，利用總線代替進(jìn)程同步和數(shù)據(jù)表決時三冗余容錯計算機(jī)之間的數(shù)據(jù)交互，減輕了冗余容錯計算機(jī)任務(wù)負(fù)擔(dān)，保證了冗余容錯計算機(jī)數(shù)據(jù)和程序運(yùn)行的高可靠性。
文檔編號G05B19/418GK101813934SQ20101010197
公開日2010年8月25日 申請日期2010年1月27日 優(yōu)先權(quán)日2010年1月27日
發(fā)明者孫磊, 張應(yīng)洪, 朱紀(jì)洪, 王飛 申請人:清華大學(xué)