專利名稱：一種解決上電過快的方法及其電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及快速上電領(lǐng)域，尤其涉及一種解決上電過快的方法和電路。
背景技術(shù)：
在熱插拔系統(tǒng)中都利用穩(wěn)壓器來解決上電過快帶來的電壓波動(dòng)，調(diào)整輸出 電壓，使其盡可能的穩(wěn)定，但是其效果往往很不理想。
以最常用的穩(wěn)壓器為例，如圖2所示的電絲4莫塊中，如果輸入電壓上升過 快，而帶隙基準(zhǔn)源和放大器還沒有處于正常的工作狀態(tài)，此時(shí)PMOS管(P溝 道絕緣柵場(chǎng)效應(yīng)管)的門處于一個(gè)不穩(wěn)定的狀態(tài)，輸出電壓相應(yīng)的也不穩(wěn)定， 甚至PMOS管的門會(huì)處于"0"的狀態(tài)，此時(shí)PMOS管相當(dāng)于斷開，輸出電壓 就會(huì)產(chǎn)生一個(gè)很大的尖峰脈沖，導(dǎo)致芯片被永久的損壞，其輸入電壓和輸出電 壓的示意圖如圖1所示。
通常的情況下，我們會(huì)在該電路的電源和輸入電壓之間增加一個(gè)電容和電 阻，來解決上述問題，如圖3所示，利用電阻和電容組成的電路，使得輸出適 當(dāng)延遲。但是很明顯，在該電路上增加一個(gè)小的電阻時(shí)，當(dāng)上電過快時(shí)，由于 電壓極不穩(wěn)定，所以電路中電流也很不穩(wěn)定，當(dāng)有一個(gè)較大電流通過時(shí)，容易 將電阻燒壞，那么整個(gè)電路將會(huì)報(bào)廢，同樣增加額外的元件，會(huì)導(dǎo)致成本增加。

發(fā)明內(nèi)容
本發(fā)明為了使輸出電壓更加穩(wěn)定，并保證從上電到電源穩(wěn)定的過程中輸出 為o,提供了了一種解決上電過快的方法與電路。
一種解決上電過快的電路，包括帶隙基準(zhǔn)源、放大器、PMOS管、輸入電 壓、輸出電壓和分壓器，還包括可提升晶體管和PUDC電路，其中帶隙基準(zhǔn)源 與放大器相連接；放大器的一端連接PMOS管，另一端和分壓器相連接；可提 升晶體管的一端連接在放大器和PMOS管之間，另一端與輸入電壓相連接；PMOS管的一端與輸入電壓相連接，另一端與分壓器相連接；輸出電壓連接在 PMOS管和分壓器的中間。
其中PUDC電路為三個(gè)晶體管并聯(lián)后與電阻和電容串聯(lián)構(gòu)成回路，利用電 阻和電容的自身特性來產(chǎn)生PUDC信號(hào)，實(shí)現(xiàn)系統(tǒng)的延遲，可提升晶體管在 PUDC信號(hào)的控制下來控制PMOS管的斷開與連接。
一種利用該電路來解決上電過快的方法，包括以下步驟
1、 在輸入電壓上升的過程中，由于PUDC信號(hào)自身的延遲，此時(shí)PUDC信 號(hào)輸出的電壓仍然為0，使得晶體管柵極輸入電壓為0,此時(shí)晶體管被拉升，處 于連接狀態(tài)，則對(duì)應(yīng)的PMOS管處于正常的工作狀態(tài)，此時(shí)整個(gè)電路的輸出電 壓近似為0;
2、 當(dāng)輸出電壓趨于穩(wěn)定時(shí)，此時(shí)PUDC信號(hào)為高電平，此時(shí)提升的晶體管 被斷開，對(duì)應(yīng)PMOS管處于被強(qiáng)制關(guān)閉的狀態(tài)，整個(gè)電路的輸出為正常值。
本發(fā)明由于采用了上述方法，使之與現(xiàn)有技術(shù)相比，具有以下優(yōu)點(diǎn)和積極 效果
1、 本發(fā)明釆用了 PUDC電路，能夠?qū)崿F(xiàn)有效的延遲，保證輸入電壓的穩(wěn)定 輸出；
2、 本發(fā)明增加了 一個(gè)可提升晶體管，在PUDC信號(hào)的作用下，實(shí)現(xiàn)對(duì)PMOS 管的控制。


圖1為改進(jìn)前的熱插拔系統(tǒng)中的輸入電壓和輸出電壓示意圖； 圖2為改進(jìn)前熱插拔系統(tǒng)的穩(wěn)壓器工作示意圖； 圖3為常用的延遲電路圖； 圖4為改進(jìn)后的穩(wěn)壓器電路圖； 圖5為PUDC信號(hào)電路圖6為改進(jìn)后穩(wěn)壓器的輸入電壓，PUDC信號(hào)和輸出電壓示意圖。
具體實(shí)施例方式
本發(fā)明提供了一種解決上電過快電路以及方法，以穩(wěn)壓器為例，但本發(fā)明不限于穩(wěn)壓器，如圖4所示，包括帶隙基準(zhǔn)源、放大器、PMOS管、輸入電壓、 輸出電壓和分壓器，還包括可提升晶體管和PUDC電路，其中帶隙基準(zhǔn)源與放 大器相連接；放大器的一端連接PMOS管，另一端和分壓器相連接；可提升晶 體管的一端連接在放大器和PMOS管之間，另一端與輸入電壓相連接；PMOS 管的一端與輸入電壓相連接，另一端與分壓器相連接；輸出電壓連接在PMOS 管和分壓器的中間。
該穩(wěn)壓器主要利用PUDC (Power-up Detect Circuit,上電偵測(cè)電路)信號(hào)來 控制晶體管Ml的連接和斷開，從而實(shí)現(xiàn)對(duì)控制PMOS管，進(jìn)而實(shí)現(xiàn)對(duì)輸出的 控制，其具體的方法步驟為
1、 在輸入電壓上升的過程中，由于PUDC信號(hào)自身的延遲，此時(shí)PUDC信 號(hào)輸出的電壓仍然為0，使得晶體管M1柵極電壓為0，晶體管處于被拉升的狀 態(tài)，此時(shí)晶體管Ml斷開，則對(duì)應(yīng)的PMOS管的柵極電壓大于其閾值電壓，則 PMOS管處于正常的工作狀態(tài)，保證整個(gè)電路的輸出電壓近似為0;
2、 當(dāng)輸出電壓逐漸趨于穩(wěn)定時(shí)，PUDC電路的輸出為高電平，此時(shí)Ml的 柵極電壓大于其閾值電壓，晶體管Ml處于正常工作的狀態(tài)，則對(duì)應(yīng)的PMOS 管的柵極電壓小于閾值電壓，PMOS管處于斷開的狀態(tài)，整個(gè)電路的輸出為正 常值。
其中產(chǎn)生PUDC信號(hào)的電路如圖5所示，三個(gè)晶體管并聯(lián)后與電阻和電容 串聯(lián)構(gòu)成回路，其本質(zhì)上就是利用電阻和電容其本身特性產(chǎn)生的延遲，來控制 PUDC信號(hào)的輸出，其具體的輸出延遲的時(shí)間，可根據(jù)不同的芯片來進(jìn)行設(shè)計(jì)， 不同的芯片其需要的延遲時(shí)間是不同的，此時(shí)只需調(diào)整電阻R和電容C的數(shù)值 就可實(shí)現(xiàn)。
在快速上電過程中，當(dāng)輸入電壓從零到達(dá)穩(wěn)定值時(shí)，往往會(huì)有比較大的波 動(dòng)，則對(duì)應(yīng)的輸出電壓從零到穩(wěn)定值之前，往往也會(huì)有比較大的波動(dòng)，有時(shí)甚 至?xí)a(chǎn)生一個(gè)很大的尖峰電流，如果直接向芯片提供輸出電壓的話，會(huì)存在損 壞芯片的風(fēng)險(xiǎn)，所以必須保證在輸入電壓到達(dá)穩(wěn)定之前，穩(wěn)壓器的輸出為是"O"。 由于傳輸系統(tǒng)自身的延遲特性，當(dāng)輸入電壓到達(dá)穩(wěn)定值以后，輸出電壓也會(huì)在 一個(gè)較小的延遲后，趨于穩(wěn)定，此時(shí)才能將穩(wěn)定的電壓輸出給芯片。
如圖6所示，PUDC信號(hào)相對(duì)于輸入電壓來說有一個(gè)延遲，即在輸入電壓從
50上升到穩(wěn)定值的時(shí)候，PUDC信號(hào)的電壓在自身延遲的作用下，在一個(gè)適當(dāng)?shù)?延遲之后才從O到達(dá)穩(wěn)定值；并保證在輸入電壓上升的過程中，輸出為0，輸出 電壓相對(duì)于PUDC信號(hào)也有一個(gè)啟動(dòng)時(shí)間的延遲，來保障當(dāng)輸出穩(wěn)定時(shí)，穩(wěn)壓 器才輸出電壓，保護(hù)芯片。
使用該穩(wěn)壓器能保證輸出電壓的穩(wěn)定，能穩(wěn)定的向芯片提供輸入電壓，保 護(hù)芯片。
本實(shí)施例中所提到的穩(wěn)壓器只是本發(fā)明 一種解決上電過快的方法與電路的 一個(gè)具體實(shí)施例，本發(fā)明所要保護(hù)的范圍不限于穩(wěn)壓器， 一切能解決上電過快 的電路及其方法都在本發(fā)明范圍之內(nèi)。
權(quán)利要求
1、一種解決上電過快的電路，包括帶隙基準(zhǔn)源、放大器、PMOS管、輸入電壓、輸出電壓和分壓器，其特征在于該穩(wěn)壓器還包括可提升晶體管和PUDC電路，其中帶隙基準(zhǔn)源與放大器相連接；放大器的一端連接PMOS管，另一端和分壓器相連接；可提升晶體管的一端連接在放大器和PMOS管之間，另一端與輸入電壓相連接；PMOS管的一端與輸入電壓相連接，另一端與分壓器相連接；輸出電壓連接在PMOS管和分壓器的中間。
2、 如權(quán)利要求1所述的一種解決上電過快的電路，其特征在于所述的PUDC電 路為三個(gè)晶體管并聯(lián)后與電阻和電容串聯(lián)構(gòu)成回路，利用電阻和電容的自身特 性來產(chǎn)生PUDC信號(hào)，實(shí)現(xiàn)系統(tǒng)的延遲。
3、 如權(quán)利要求1所述的一種解決上電過快的電路，其特征在于所述的可提升晶 體管在PUDC信號(hào)的控制下來控制PMOS管的斷開與連接。
4、 一種利用權(quán)利要求1所述的解決上電過快的電路來解決上電過快的方法，其 特征在于，該方法包4舌1) 、在輸入電壓上升的過程中，由于PUDC信號(hào)自身的延遲，此時(shí)PUDC信號(hào) 輸出的電壓仍然為0，使得晶體管柵極輸入電壓為0，此時(shí)晶體管被拉升，處于 連接狀態(tài)，則對(duì)應(yīng)的PMOS管處于正常的工作狀態(tài)，此時(shí)整個(gè)電^各的輸出電壓 近似為0;2) 、當(dāng)輸出電壓趨于穩(wěn)定時(shí)，此時(shí)PUDC信號(hào)為高電平，此時(shí)提升的晶體管被 斷開，對(duì)PMOS管處于被強(qiáng)制關(guān)閉的狀態(tài)，整個(gè)電路的輸出為正常值。
全文摘要
一種解決上電過快的電路，包括帶隙基準(zhǔn)源、放大器、PMOS管、輸入電壓、輸出電壓和分壓器，還包括可提升晶體管和PUDC電路，其中帶隙基準(zhǔn)源與放大器相連接；放大器的一端連接PMOS管，另一端和分壓器相連接；可提升晶體管的一端連接在放大器和PMOS管之間，另一端與輸入電壓相連接；PMOS管的一端與輸入電壓相連接，另一端與分壓器相連接；輸出電壓連接在PMOS管和分壓器的中間。該電路的輸出電壓更加穩(wěn)定，能夠保證芯片的安全。
文檔編號(hào)G05F3/08GK101452303SQ200710171609
公開日2009年6月10日 申請(qǐng)日期2007年11月30日 優(yōu)先權(quán)日2007年11月30日
發(fā)明者俞大立, 杰 崔, 李懷兆, 程惠娟 申請(qǐng)人:中芯國(guó)際集成電路制造(上海)有限公司