專利名稱：機(jī)床的數(shù)控系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種對數(shù)控機(jī)床進(jìn)行控制的控制系統(tǒng)，具體地說，是指一種基于ARM處理器和uC/OS實(shí)時(shí)操作系統(tǒng)的數(shù)控系統(tǒng)。
背景技術(shù)：
近年來，大部分?jǐn)?shù)控機(jī)床的控制系統(tǒng)采用單片機(jī)實(shí)現(xiàn)控制，但單片機(jī)的控制電路結(jié)構(gòu)較復(fù)雜，如果需要實(shí)現(xiàn)高性能的數(shù)控系統(tǒng)需采用多個(塊)單片機(jī)，多個(塊)單片機(jī)的組合使用降低了系統(tǒng)的可靠性、穩(wěn)定性，增加了成本；并且系統(tǒng)實(shí)現(xiàn)的功能比較簡單，人機(jī)交互能力差，控制精度低，從而導(dǎo)致了工作的效率比較低；另外，由于采用單片機(jī)進(jìn)行控制，限制了控制系統(tǒng)的進(jìn)一步改造，不便于二次開發(fā)使用。

發(fā)明內(nèi)容
基于現(xiàn)有機(jī)床控制系統(tǒng)的不足，本發(fā)明公開了一種基于ARM處理器和uC/OS實(shí)時(shí)操作系統(tǒng)相結(jié)合的控制方式來控制機(jī)床的數(shù)控系統(tǒng)，該數(shù)控系統(tǒng)運(yùn)用ARM處理器和FPGA，以及uC/OS實(shí)時(shí)操作系統(tǒng)的優(yōu)勢，實(shí)現(xiàn)一種具有較高集成度和性價(jià)比的，結(jié)構(gòu)簡單，能用較為經(jīng)濟(jì)的組合方式實(shí)現(xiàn)滿足智能化要求的可再次開發(fā)使用的數(shù)控機(jī)床控制系統(tǒng)。
本發(fā)明的機(jī)床數(shù)控系統(tǒng)，采用基于ARM處理器和uC/OS實(shí)時(shí)操作系統(tǒng)相結(jié)合的控制方式，數(shù)控系統(tǒng)包括可供執(zhí)行的程序和硬件電路，執(zhí)行程序包括uC/OS實(shí)時(shí)操作系統(tǒng)、應(yīng)用程序，硬件電路包括ARM處理器、FPGA、存儲器、DA轉(zhuǎn)換器、驅(qū)動電路、IO接口電路、隔離轉(zhuǎn)換電路以及系統(tǒng)電源電路。LCD顯示器同ARM處理器連接，控制面板同F(xiàn)PGA連接，基于uC/OS操作系統(tǒng)的數(shù)控程序在ARM處理器平臺上運(yùn)行，數(shù)控系統(tǒng)響應(yīng)來自控制面板的用戶操作，執(zhí)行相應(yīng)的數(shù)控加工過程，加工信息經(jīng)ARM處理器處理后，下傳至FPGA和DA轉(zhuǎn)換。經(jīng)DA轉(zhuǎn)換后的模擬信號輸出至變頻器的驅(qū)動電路，控制機(jī)床的主軸電機(jī)；FPGA實(shí)現(xiàn)的伺服驅(qū)動信號經(jīng)隔離轉(zhuǎn)換后輸出至機(jī)床的伺服系統(tǒng)，控制機(jī)床的運(yùn)動；經(jīng)ARM處理后的邏輯信息經(jīng)FPGA、隔離轉(zhuǎn)換后輸出至IO接口，所述的IO接口接受機(jī)床信號并將其信號經(jīng)隔離轉(zhuǎn)換后反饋至FPGA，經(jīng)FPGA處理后傳輸至ARM。
同現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點(diǎn)是(1)采用了具有高速性能和豐富接口資源的ARM處理器，具有集成度高，電路結(jié)構(gòu)簡單的特點(diǎn)；(2)同時(shí)在源碼公開的實(shí)時(shí)操作系統(tǒng)μC/OS基礎(chǔ)上，建立了一個適合數(shù)控機(jī)床使用的實(shí)時(shí)操作系統(tǒng)，提高了系統(tǒng)的性能和實(shí)時(shí)響應(yīng)速度，工作穩(wěn)定可靠；(3)本數(shù)控系統(tǒng)適合用戶單位對產(chǎn)品加工過程中進(jìn)行新功能的開發(fā)、拓展，以滿足新產(chǎn)品制造時(shí)的各種需要；(4)本數(shù)控系統(tǒng)內(nèi)核小、實(shí)時(shí)性強(qiáng)、穩(wěn)定可靠；(5)價(jià)格低廉，操作簡單，經(jīng)濟(jì)適用等多方面的特點(diǎn)。


圖1是本發(fā)明硬件電路的功能結(jié)構(gòu)框圖。
圖2是本發(fā)明數(shù)控系統(tǒng)功能實(shí)現(xiàn)的框圖。
圖3(a)是本發(fā)明ARM處理器的電路圖。
圖3(b)是本發(fā)明ARM處理器的存儲器擴(kuò)展電路。
圖3(c)是本發(fā)明ARM處理器輸出信號的轉(zhuǎn)換電路。
圖4(a)是本發(fā)明FPGA電路圖。
圖4(b)是本發(fā)明FPGA輸出信號的隔離轉(zhuǎn)換電路。
圖5是本發(fā)明系統(tǒng)電源電路。
圖6(a)是本發(fā)明IO接口接收信息部分電路。
圖6(b)是本發(fā)明IO接口輸出信息部分電路。
圖7是本發(fā)明驅(qū)動電機(jī)電路圖。
具體實(shí)施例方式
下面將結(jié)合附圖對本發(fā)明作進(jìn)行一步的詳細(xì)說明。
本發(fā)明是基于ARM處理器和uC/OS實(shí)時(shí)操作系統(tǒng)的一種對數(shù)控機(jī)床進(jìn)行控制的數(shù)控裝置，在本發(fā)明中引入嵌入式系統(tǒng)技術(shù)，開發(fā)一種高性能的車床數(shù)控系統(tǒng)。實(shí)現(xiàn)數(shù)控系統(tǒng)的軟件框架，并完成數(shù)控系統(tǒng)的功能。
計(jì)算機(jī)數(shù)控系統(tǒng)是一種位置控制系統(tǒng)，其本質(zhì)是根據(jù)輸入的數(shù)據(jù)段插補(bǔ)出理想的運(yùn)動軌跡，然后輸出到執(zhí)行部件，加工出需要的零件。因此，輸入、軌跡插補(bǔ)、伺服控制成為計(jì)算機(jī)數(shù)控系統(tǒng)的三個基本部分(即一般計(jì)算機(jī)控制系統(tǒng)的輸入—決策—輸出三個方面)，而所有這些工作由在計(jì)算機(jī)內(nèi)的系統(tǒng)程序進(jìn)行合理的組織，使整個系統(tǒng)有條不紊的進(jìn)行工作。
本發(fā)明的數(shù)控機(jī)床的控制系統(tǒng)，采用ARM處理器和uC/OS的實(shí)時(shí)操作系統(tǒng)實(shí)現(xiàn)機(jī)床的控制，其執(zhí)行程序的軟件平臺采用uC/OS實(shí)時(shí)操作系統(tǒng)，執(zhí)行程序響應(yīng)操作面板的操作，選擇不同的操作方式，執(zhí)行相應(yīng)的動作。在自動運(yùn)行時(shí)系統(tǒng)相應(yīng)執(zhí)行代碼編譯、刀具補(bǔ)償、速度計(jì)算、插補(bǔ)、位置伺服的各個階段控制機(jī)床的運(yùn)動；其控制裝置中的ARM處理器連接機(jī)床的LCD，F(xiàn)PGA連接機(jī)床的操作面板，基于uC/OS操作系統(tǒng)的數(shù)控程序在ARM處理器上運(yùn)行，數(shù)控系統(tǒng)響應(yīng)來自控制面板鍵盤的用戶操作，執(zhí)行相應(yīng)的數(shù)控加工過程，加工信息經(jīng)ARM處理器處理后，下傳至FPGA和DA轉(zhuǎn)換模塊。FPGA實(shí)現(xiàn)脈沖信號的產(chǎn)生和計(jì)數(shù)、鍵盤的掃描和IO的控制，并將產(chǎn)生的控制信號經(jīng)隔離與轉(zhuǎn)換電路傳輸至機(jī)床的伺服電機(jī)；其中DA轉(zhuǎn)換產(chǎn)生變頻器所需要的模擬信號，由變頻器驅(qū)動機(jī)床的主軸電機(jī)。(請參見圖1所示)在本發(fā)明中根據(jù)控制系統(tǒng)所需完成的功能和需求，執(zhí)行程序設(shè)定了六個任務(wù)，即人機(jī)界面、數(shù)據(jù)處理、運(yùn)動控制、邏輯控制、輔助控制和伺服控制，每個任務(wù)又可以劃分為更小的子模塊。(請參見圖2所示)(1)人機(jī)界面管理并完成數(shù)控系統(tǒng)與操作者之間的交互操作者可以通過“人機(jī)界面”輸入加工對象，設(shè)置加工過程中的有關(guān)參數(shù)，設(shè)置刀具的參數(shù)，并可以通過“人機(jī)界面”管理存儲在數(shù)控系統(tǒng)中的加工文件?！叭藱C(jī)界面”還可以提供系統(tǒng)診斷功能，發(fā)現(xiàn)數(shù)據(jù)系統(tǒng)可能的問題，并為操作過程提供幫助。
(2)邏輯處理即PLC功能，主要完成IO點(diǎn)的操作和簡單的邏輯運(yùn)算。
(3)運(yùn)動控制運(yùn)動控制使機(jī)床根據(jù)指定的指令或零件信息產(chǎn)生指定的運(yùn)動，它主要協(xié)調(diào)各個軸的運(yùn)動，為伺服處理提供精確的位置指令。
(4)輔助控制完成主軸管理、刀庫管理、故障診斷、網(wǎng)絡(luò)控制等。
(5)數(shù)據(jù)處理完成G代碼的編譯和刀具補(bǔ)償功能。
(6)伺服處理伺服處理是在給定的約束范圍內(nèi)各個軸(指機(jī)床各軸)執(zhí)行運(yùn)動指令所有必須的方法，伺服控制一般分為開環(huán)和閉環(huán)控制，本發(fā)明兩種方式均可。
在本發(fā)明中，根據(jù)控制面板選擇不同的操作方式實(shí)現(xiàn)對機(jī)床的控制。數(shù)控系統(tǒng)為一硬件電路，其安裝在機(jī)床的顯示和鍵盤裝置的背部。硬件電路包括有ARM處理器、FPGA、內(nèi)存擴(kuò)展電路、DA轉(zhuǎn)換器、驅(qū)動電路、IO接口電路、隔離轉(zhuǎn)換電路、系統(tǒng)電源電路。(請參見圖3～7所示)(1)ARM處理器包括S3C44BOX型嵌入式CPU、時(shí)鐘、復(fù)位電路、JTAG接口和實(shí)時(shí)時(shí)鐘-RTC(Real Time Counter)電路、存儲器接口、LCD控制器、異步串口、同步串口、通用IO接口等。
時(shí)鐘采用的是6MHz外部晶體，利用ARM片內(nèi)的PLL模塊，可以將CPU的運(yùn)行速度提高到66MHz。ARM處理器UN2001的66、65、64端接時(shí)鐘電路，復(fù)位電路沒有使用普通的阻容復(fù)位，而是采用的復(fù)位專用芯片UN2002 IMP811T，該芯片具有電壓監(jiān)視和手動復(fù)位輸入功能，當(dāng)系統(tǒng)電源電路供電電壓小于3.08V時(shí)輸出復(fù)位信號，ARM處理器UN2001的50端接復(fù)位電路UN2002的2端，復(fù)位電路UN2002的3端接復(fù)位開關(guān)，4端接3.3V的電源。
(2)FPGA為了保存突然掉電后對FPGA中數(shù)據(jù)的丟失，專門對FPGA配置了存儲器，存儲器E使用ByteBlasterMV下載線進(jìn)行燒寫，對FPGA進(jìn)行在線配置和配置芯片UN3000對FPGA進(jìn)行配置。其中ByteBlasterMV下載線對配置芯片UN3000進(jìn)行燒寫和對FPGA進(jìn)行在線配置使用的是串行JTAG鏈，對FPGA進(jìn)行配置可以在不改變硬件的情況下同時(shí)對配置芯片UN3000和FPGA進(jìn)行控制，也可以在燒寫配置芯片UN3000以后在上電時(shí)由配置芯片UN3000配置FPGA，大大方便了調(diào)試和使用。
配置芯片使用的是EPC2LC20芯片，該芯片實(shí)際上是串行FLASH，通過JTAG接口進(jìn)行燒寫。
FPGA使用ARM處理器的外部總線進(jìn)行通信，需要用到的ARM處理器的信號有16根數(shù)據(jù)線、8根地址線、讀、寫、片選、中斷。這樣總共有512字節(jié)的訪問空間。FPGA UN3001的16條數(shù)據(jù)線19、24-31、36-41、44端與ARM處理器UN2001的16條數(shù)據(jù)線D0～D15連接，8條地址線18、45-47、53-56端與ARM處理器UN2001的A0～A7連接，F(xiàn)PGA UN3001的17端與ARM處理器UN2001的33端連接作為FPGA對ARM處理器的中斷信號，F(xiàn)PGA UN3001的182、80、184、78端與ARM處理器UN2001的50、23、15、16端連接作為FPGA對ARM處理器的復(fù)位、片選、讀、寫控制信號。
(3)存儲器存儲器A NOR FLASH采用Am29LV160B，2MByte，用于存儲啟動代碼，該代碼完成對ARM處理器的初始化，存儲器B然后將基于uC/OS實(shí)時(shí)操作系統(tǒng)的數(shù)控系統(tǒng)執(zhí)行程序從自身復(fù)制到存儲器C中。
存儲器B NAND FLASH采用K9F2808U，16MByte，存儲基于uC/OS實(shí)時(shí)操作系統(tǒng)的數(shù)控系統(tǒng)執(zhí)行程序、及數(shù)控文件。
存儲器C SDRAM采用HY57V561620，32MByte，作為系統(tǒng)動態(tài)內(nèi)存，用于存儲運(yùn)行時(shí)的程序和常量。
存儲器D NVRAM采用DS1230W，16K字節(jié)，用于存儲機(jī)床的運(yùn)行狀態(tài)參數(shù)，防止突然掉電時(shí)損失數(shù)據(jù)。
其中，ARM處理器的16條數(shù)據(jù)線D0～D15接存儲器A和存儲器C的數(shù)據(jù)線端；ARM處理器的8條數(shù)據(jù)線D0～D7接存儲器B和存儲器D的數(shù)據(jù)線端；ARM處理器的地址線A0～A19接存儲器A的A0～A19端；ARM處理器的地址線A0～A12接存儲器B的A0～A12端；ARM處理器的地址線A0～A13接存儲器D的A0～A13端。
(4)DA轉(zhuǎn)換DA轉(zhuǎn)換器采用AD7243，這是一款12位串行DA轉(zhuǎn)換器，具有多種電壓輸出范圍和多種工作模式。
為了提高模擬輸出的阻抗性能，需要使用運(yùn)算放大器進(jìn)行處理。由于DA轉(zhuǎn)換器輸出是0～10V電壓，所以采用射隨器電路。運(yùn)放使用MC4558芯片。(如圖3(c)所示)(5)信號隔離與轉(zhuǎn)換使用了ULN2803芯片作為驅(qū)動，ULN2803芯片是8單元達(dá)林頓管驅(qū)動器，可以提供1A的電流。由于FPGA在配置前和配置的時(shí)候管腳上拉的問題，TLP521芯片輸入上拉，輸出下拉，這樣ULN2803芯片的輸入是低電平，所以他的輸出表現(xiàn)為關(guān)斷，可以防止繼電器的誤動作。在實(shí)現(xiàn)差分-單端信號轉(zhuǎn)換的時(shí)候，在輸入信號對的正極信號上要加一個110歐姆的電阻，在負(fù)級信號上加一個560歐姆的電阻。這樣可以使信號的識別能力提高。(如圖4(b)所示)(6)系統(tǒng)電源可以選擇器件的電源模塊有線性穩(wěn)壓器和開關(guān)電源模塊兩種。線性穩(wěn)壓器的特點(diǎn)是輸出品質(zhì)好，外電路簡單，但是當(dāng)輸入輸出電壓差較大時(shí)，輸出功率會受到很大影響。而開關(guān)電源模塊輸出功率受輸入輸出電壓差影響較小，但是品質(zhì)差一些，外部電路也比較復(fù)雜。
因此，在本發(fā)明中使用線性穩(wěn)壓器實(shí)現(xiàn)5V～3.3V和5V～2.5V的轉(zhuǎn)換，使用開關(guān)電源模塊實(shí)現(xiàn)24V～5V的轉(zhuǎn)換。線性穩(wěn)壓其使用LM1085芯片，可以提供1A的輸出電流。開關(guān)電源模塊使用的是LM2575-5，效率可以達(dá)到80％。(如圖所示)(7)通訊接口作為通訊接口的RS232電平轉(zhuǎn)換使用的是UN2000 MAX3232芯片，其ARM處理器UN2001 S3C44BOX的100端接UN2000 MAX3232的11端，104端接10端，99端接12端，103端接9端，該通訊接口兼容3V～5.5V的電平，直接與3.3V的ARM處理器UN2001連接。
下面列出具體管腳的連接關(guān)系，但此連接關(guān)系不用來限制本發(fā)明權(quán)利要求所限制的范圍。
本發(fā)明的微處理器芯片采用基于ARM7TDMI內(nèi)核的型號為S3C44BOX的芯片。ARM微處理器UN2001的119-124、127-136端對應(yīng)連接到存儲器AUN4000的45-29端，作為存儲器A的數(shù)據(jù)信號，1-3、143-151、153-160端對應(yīng)連接到存儲器A UN4000的23-25、9、16、17、48、1-5端，作為存儲器A的地址信號，17、16、15、50端對應(yīng)連接到UN4000的26、11、28、12端，分別作為存儲器A的片選信號、讀寫信號和復(fù)位信號，119-124、127-136端還經(jīng)10歐姆電阻連接到存儲器C UN4001的53、51、50、48、47、45、44、42、13、11、10、8、7、5、4、2端，作為存儲器B的數(shù)據(jù)信號，1-3、150、151、153-160端經(jīng)22歐姆電阻連接到存儲器C UN4001的25-23、36、35、22、34-26端，作為存儲器C的地址信號，7、8、11、12、16、25、27、28端對應(yīng)連接到存儲器C UN4001的17、18、15、39、16、19、37、38端，作為存儲器C的控制信號，129-136端連接到存儲器B UN4003的44-41、32-29端，作為存儲器B的數(shù)據(jù)信號，115-118端對應(yīng)連接到存儲器B UN4003的7、17、16、9端，作為存儲器B的控制信號，119-124、127-136端對應(yīng)連接到存儲器DUN4004的19-11端，作為存儲器D的數(shù)據(jù)信號，1-3、148-151、153-160端還連接到存儲器D UN4004的8-10、1、26、2、23、21、24、25、3-7端，作為存儲器D的地址信號，11、15、20對應(yīng)連接到存儲器D UN4004的27、22、20端。
UN2001的56、58、59端對應(yīng)連接到DA轉(zhuǎn)換器UN5000的3、2、4端，作為時(shí)鐘、同步、數(shù)據(jù)信號。
UN2001的129-136數(shù)據(jù)信號端和15、16、19、32、50控制信號端可以作為通訊接口。
UN2001的1-3、156-160、119-124、127-136端對應(yīng)連接到FPGAUN3001的55-53、61、60、58-56、88-85、83、75-73、71-67、65-63端，作為輸入輸出信號，15、16、23、50端對應(yīng)連接到FPGA UN3001的184、78、80、182端，作為控制信號。
UN2001的50、60、61、69、70端對應(yīng)連接到PT2003的4-8端，91-94端是控制信號對應(yīng)連接LCD接口PT2003的9-12端，95-98、111-114端是數(shù)據(jù)信號對應(yīng)連接LCD接口PT2003的14-17、22-25端，99、100、103、104端是系統(tǒng)的兩路串行口對應(yīng)連接UN2000的12、11、9、10端，42-46端經(jīng)JTAG電路處理后連接到PT2005的3、9、7、5、11端，75-82端對應(yīng)連接PT2002的2-9端，51端同10k電阻串聯(lián)后與電源相接，52-54端通過串聯(lián)晶振模式選擇電路的10K電阻接地，64、65端連接外部晶振電路，66端對應(yīng)連接外部時(shí)鐘接口，87-89端對應(yīng)連接外部RTC接口，83-85端同10Nf電容串聯(lián)后接地。
UN2001的9、47、67、125端是系統(tǒng)電源連接3.3V，21、34、62、86、109、138端是系統(tǒng)電源連接2.5V，10、22、35、48、63、73、74、90、110、126、139、152端接地，其余端子懸空。
所述的ARM微處理器是低功耗的32位核，具有豐富的接口資源，擴(kuò)展了一系列完整的通用外圍器件(USB接口，RS-232接口，JTAG調(diào)試口，以及鍵盤接口和LCD接口)，使系統(tǒng)費(fèi)用降至最低，消除了增加附加配置的需要；另外，ARM微處理器擴(kuò)展了大量的內(nèi)存和16M硬盤存儲空間，加快了CPU處理任務(wù)的速度，有利于系統(tǒng)的實(shí)時(shí)控制。
FPGA UN3001的153、4、1、50端與UN3000的11、1、3、19端與PT3000的1、3、5、9端連接，組成JTAG下載鏈，通過這個電路和FPGA的下載線PC機(jī)可以實(shí)現(xiàn)對UN3001的燒寫和對UN3001的配置。UN3001的52、105、155、2、156端與UN3000的8、13、4、9、2端連接組成UN3000對UN3001的配置電路，通過這個電路當(dāng)系統(tǒng)上電時(shí)UN3000可以自動對UN3001進(jìn)行配置。UN3001的153、UN3001的183端與JP3001的4端連接作為UN3001的時(shí)鐘輸入，UN3001的7-16、198-200、202-208端與控制面板PT6000的31-50連接作為控制面板上鍵盤的掃描控制信號，UN3001的57、58、60、61、63-65、67-71、73-75、83端與UN10001和UN10003的2-9端連接作為輸出控制信號，UN3001的122、125、134-136、139-144、147-150、157與PT12043和PT12044的11-18連接作為擴(kuò)展輸出控制信號，UN3001的85-89、90、92-97、99、100、111端與UN9000和UN9002的2-9端連接作為輸入信號，UN3001的101-103、112、113端與UN8009的6-9、2、3端連接作為主軸編碼器和手輪編碼器的輸入信號，UN3001的114-116、119-127端與UN7001的2-7端連接作為對電機(jī)驅(qū)動器的控制信號，UN3001的126-128、131-133端與UN7000的2-7端連接作為對電機(jī)驅(qū)動器的位置指令信號。
權(quán)利要求
1.一種機(jī)床的數(shù)字控制系統(tǒng)，至少包含數(shù)控系統(tǒng)的執(zhí)行程序、硬件電路，以及顯示器和控制面板，其特征在于所述的執(zhí)行程序包括有uC/OS實(shí)時(shí)操作系統(tǒng)和基于uC/OS實(shí)時(shí)操作系統(tǒng)的數(shù)控應(yīng)用程序，其uC/OS實(shí)時(shí)操作系統(tǒng)負(fù)責(zé)系統(tǒng)的調(diào)度和管理；其基于uC/OS實(shí)時(shí)操作系統(tǒng)的數(shù)控應(yīng)用程序負(fù)責(zé)執(zhí)行數(shù)控系統(tǒng)；執(zhí)行程序響應(yīng)控制面板的輸入/輸出指令操作；所述的硬件電路包括有一ARM處理器，負(fù)責(zé)數(shù)控系統(tǒng)的信息、數(shù)據(jù)的運(yùn)算；一存儲器擴(kuò)展電路，負(fù)責(zé)存儲上述ARM處理器的程序和數(shù)據(jù)，其中，存儲器A中存儲有系統(tǒng)初始化啟動代碼，存儲器B中存儲有基于uC/OS實(shí)時(shí)操作系統(tǒng)的數(shù)控系統(tǒng)執(zhí)行程序及機(jī)床加工所需的數(shù)控程序，存儲器C中是動態(tài)內(nèi)存，存儲有系統(tǒng)運(yùn)行時(shí)的程序和數(shù)據(jù)，存儲器D中存儲有機(jī)床運(yùn)行的狀態(tài)參數(shù)及機(jī)床、刀具參數(shù)；一FPGA，負(fù)責(zé)將上述ARM處理器輸出的位置信息輸出至機(jī)床電機(jī)的伺服系統(tǒng)，控制機(jī)床的運(yùn)動；其輸出的邏輯信息對IO接口進(jìn)行控制；一存儲器E，負(fù)責(zé)上述FPGA在掉電后的數(shù)據(jù)保存；一D/A轉(zhuǎn)換器，負(fù)責(zé)將上述ARM處理器輸出的數(shù)字信息轉(zhuǎn)換成模擬信息；一驅(qū)動電路，負(fù)責(zé)將上述D/A轉(zhuǎn)換的信息輸出至機(jī)床變頻器；一IO接口電路，負(fù)責(zé)機(jī)床和數(shù)控系統(tǒng)的聯(lián)通；一隔離轉(zhuǎn)換電路，負(fù)責(zé)將上述FPGA、IO接口的信息進(jìn)行隔離、轉(zhuǎn)換；一系統(tǒng)電源電路，負(fù)責(zé)提供控制系統(tǒng)和繼電器所需電源；數(shù)控系統(tǒng)采用基于ARM處理器和uC/OS實(shí)時(shí)操作系統(tǒng)相結(jié)合的控制方式；LCD顯示器同ARM處理器連接，控制面板同F(xiàn)PGA連接，機(jī)床主軸變頻器同驅(qū)動電路連接，機(jī)床電機(jī)同隔離轉(zhuǎn)換電路連接；存儲器C中的基于uC/OS實(shí)時(shí)操作系統(tǒng)的數(shù)控系統(tǒng)執(zhí)行程序在ARM處理器平臺上運(yùn)行，ARM處理器響應(yīng)來自控制面板的用戶操作指令，執(zhí)行相應(yīng)的數(shù)控加工過程；零件加工信息經(jīng)ARM處理后，下傳至FPGA和DA轉(zhuǎn)換模塊；DA轉(zhuǎn)換后的模擬信號輸出至變頻器的驅(qū)動電路，控制機(jī)床的主軸電機(jī)；FPGA實(shí)現(xiàn)的伺服驅(qū)動信號經(jīng)隔離轉(zhuǎn)換后輸出至機(jī)床的伺服系統(tǒng)，控制機(jī)床的運(yùn)動；經(jīng)ARM處理后的邏輯信息經(jīng)FPGA、隔離轉(zhuǎn)換后輸出至IO接口，所述的IO接口接受機(jī)床信號并將其信號經(jīng)隔離轉(zhuǎn)換后反饋至FPGA和ARM。
2.根據(jù)權(quán)利要求1所述的機(jī)床數(shù)控系統(tǒng)，其特征在于所述ARM處理器可選用ARM7系列或ARM9系列芯片；所述存儲器A可選用FLASH、ROM存儲器；存儲器B可選用FLASH、ROM存儲器；存儲器C可選用SRAM、SDRAM、DRAM、NVRAM、FRAM存儲器；存儲器D可選用FLASH、ROM存儲器；存儲器E可選用FLASH、ROM存儲器；所述FPGA可選用ACEX系列芯片、FLEX系列芯片、CYCLONE系列芯片、APEX系列芯片、STRATIX系列芯片；
3.根據(jù)權(quán)利要求1所述的機(jī)床數(shù)控系統(tǒng)，其特征在于設(shè)置有通信接口電路。
4.根據(jù)權(quán)利要求3所述的機(jī)床數(shù)控系統(tǒng)，其特征在于通信接口為RS232標(biāo)準(zhǔn)數(shù)據(jù)通信。
5.根據(jù)權(quán)利要求1所述的機(jī)床數(shù)控系統(tǒng)，其特征在于所述ARM處理器UN2001選用S3C44B0X芯片；所述存儲器A UN4000選用AM29LV160芯片，存儲器B UN4003選用K9F2808芯片，存儲器C UN4001選用HY57V561620芯片，存儲器D UN4004選用DS1230芯片，存儲器E UN3000選用EPC2LC20芯片；所述FPGA UN3001選用EP1K-QFP208-3芯片；所述DA轉(zhuǎn)換器UN5004選用AD7243芯片，其輸出值0～10V；所述驅(qū)動電路UN5000選用74HC245芯片；所述隔離轉(zhuǎn)換電路UN8009選用74HC245芯片；所述IO接口電路選用4片74HC245芯片；所述系統(tǒng)電源電路選用2片LM1085芯片和1片LM2575芯片，分別用于產(chǎn)生24V、±12V、5V電壓；其中，ARM微處理器UN2001的119-124、127-136端對應(yīng)連接到存儲器AUN4000的45-29端，作為存儲器A的數(shù)據(jù)信號，1-3、143-151、153-160端對應(yīng)連接到存儲器A UN4000的23-25、9、16、17、48、1-5端，作為存儲器A的地址信號，17、16、15、50端對應(yīng)連接到UN4000的26、11、28、12端，分別作為存儲器A的片選信號、讀寫信號和復(fù)位信號，119-124、127-136端還經(jīng)10歐姆電阻連接到存儲器C UN4001的53、51、50、48、47、45、44、42、13、11、10、8、7、5、4、2端，作為存儲器B的數(shù)據(jù)信號，1-3、150、151、153-160端經(jīng)22歐姆電阻連接到存儲器C UN4001的25-23、36、35、22、34-26端，作為存儲器C的地址信號，7、8、11、12、16、25、27、28端對應(yīng)連接到存儲器C UN4001的17、18、15、39、16、19、37、38端，作為存儲器C的控制信號，129-136端連接到存儲器B UN4003的44-41、32-29端，作為存儲器B的數(shù)據(jù)信號，115-118端對應(yīng)連接到存儲器B UN4003的7、17、16、9端，作為存儲器B的控制信號，119-124、127-136端對應(yīng)連接到存儲器DUN4004的19-11端，作為存儲器D的數(shù)據(jù)信號，1-3、148-151、153-160端還連接到存儲器D UN4004的8-10、1、26、2、23、21、24、25、3-7端，作為存儲器D的地址信號，11、15、20對應(yīng)連接到存儲器D UN4004的27、22、20端；UN2001的56、58、59端對應(yīng)連接到DA轉(zhuǎn)換器UN5000的3、2、4端，作為時(shí)鐘、同步、數(shù)據(jù)信號；UN2001的129-136數(shù)據(jù)信號端和15、16、19、32、50控制信號端可以作為通訊接口；UN2001的1-3、156-160、119-124、127-136端對應(yīng)連接到FPGAUN3001的55-53、61、60、58-56、88-85、83、75-73、71-67、65-63端，作為輸入輸出信號，15、16、23、50端對應(yīng)連接到FPGA UN3001的184、78、80、182端，作為控制信號；UN2001的50、60、61、69、70端對應(yīng)連接到PT2003的4-8端，91-94端是控制信號對應(yīng)連接LCD接口PT2003的9-12端，95-98、111-114端是數(shù)據(jù)信號對應(yīng)連接LCD接口PT2003的14-17、22-25端，99、100、103、104端是系統(tǒng)的兩路串行口對應(yīng)連接UN2000的12、11、9、10端，42-46端經(jīng)JTAG電路處理后連接到PT2005的3、9、7、5、11端，75-82端對應(yīng)連接PT2002的2-9端，51端同10k電阻串聯(lián)后與電源相接，52-54端通過串聯(lián)晶振模式選擇電路的10K電阻接地，64、65端連接外部晶振電路，66端對應(yīng)連接外部時(shí)鐘接口，87-89端對應(yīng)連接外部RTC接口，83-85端同10Nf電容串聯(lián)后接地；UN2001的9、47、67、125端是系統(tǒng)電源連接3.3V，21、34、62、86、109、138端是系統(tǒng)電源連接2.5V，10、22、35、48、63、73、74、90、110、126、139、152端接地；FPGA UN3001的153、4、1、50端與UN3000的11、1、3、19端與PT3000的1、3、5、9端連接，組成JTAG下載鏈，通過這個電路和FPGA的下載線PC機(jī)可以實(shí)現(xiàn)對UN3001的燒寫和對UN3001的配置。UN3001的52、105、155、2、156端與UN3000的8、13、4、9、2端連接組成UN3000對UN3001的配置電路，通過這個電路當(dāng)系統(tǒng)上電時(shí)UN3000可以自動對UN3001進(jìn)行配置；UN3001的153、UN3001的183端與JP3001的4端連接作為UN3001的時(shí)鐘輸入，UN3001的7-16、198-200、202-208端與控制面板PT6000的31-50連接作為控制面板上鍵盤的掃描控制信號，UN3001的57、58、60、61、63-65、67-71、73-75、83端與UN10001和UN10003的2-9端連接作為輸出控制信號，UN3001的122、125、134-136、139-144、147-150、157與PT12043和PT120441的11-18連接作為擴(kuò)展輸出控制信號，UN3001的85-89、90、92-97、99、100、111端與UN9000和UN9002的2-9端連接作為輸入信號，UN3001的101-103、112、113端與UN8009的6-9、2、3端連接作為主軸編碼器和手輪編碼器的輸入信號，UN3001的114-116、119-127端與UN7001的2-7端連接作為對電機(jī)驅(qū)動器的控制信號，UN3001的126-128、131-133端與UN7000的2-7端連接作為對電機(jī)驅(qū)動器的位置指令信。
6.根據(jù)權(quán)利要求5所述的機(jī)床數(shù)控系統(tǒng)，其特征在于直線插補(bǔ)精度＜0.0003mm；圓弧插補(bǔ)精度＜0.0005mm；切削進(jìn)給速度誤差(與設(shè)定值)＜±3％；快速移動速度誤差(與設(shè)定值)＜±10％；G04延時(shí)指令誤差＜5ms；加、減速時(shí)間常數(shù)誤差＜5ms；系統(tǒng)各種脈沖持續(xù)時(shí)間(與設(shè)置時(shí)間)精度誤差＜5ms。
7.根據(jù)權(quán)利要求1、5所述的機(jī)床數(shù)控系統(tǒng)，其特征在于可適用于車床、銑床和加工中心。
全文摘要
本發(fā)明公開了一種機(jī)床數(shù)控系統(tǒng)，包括可供執(zhí)行的程序和硬件電路，執(zhí)行程序包括uC/OS實(shí)時(shí)操作系統(tǒng)和基于uC/OS實(shí)時(shí)操作系統(tǒng)的數(shù)控應(yīng)用程序，硬件電路的處理器響應(yīng)來自控制面板的用戶操作，執(zhí)行相應(yīng)的數(shù)控加工過程，加工信息經(jīng)處理器下傳至FPGA和DA轉(zhuǎn)換，經(jīng)DA轉(zhuǎn)換后的模擬信號輸出至變頻器的驅(qū)動電路控制機(jī)床的主軸電機(jī)；處理器輸出的邏輯信息經(jīng)FPGA、隔離轉(zhuǎn)換后輸出至IO接口，IO接口接受機(jī)床信號并將其信號經(jīng)隔離轉(zhuǎn)換后反饋至FPGA，經(jīng)FPGA處理后傳輸至處理器。該數(shù)控系統(tǒng)集高性能的ARM處理器、大規(guī)模可現(xiàn)場可編程門陣列FPGA和uC/OS實(shí)時(shí)操作系統(tǒng)于一體，是一種新型的具有高集成度、高性價(jià)比和高可靠性的全功能數(shù)控系統(tǒng)。
文檔編號G05B19/4097GK1570794SQ20041000909
公開日2005年1月26日 申請日期2004年5月14日 優(yōu)先權(quán)日2004年5月14日
發(fā)明者王田苗, 陳友東, 魏洪興, 孫愷, 劉淼 申請人:北京博創(chuàng)興工科技有限公司