專利名稱：一種具有容錯功能的嵌入式衛(wèi)星定時模塊的制作方法
技術(shù)領(lǐng)域：
本發(fā)明介紹了一種具有容錯功能的嵌入式衛(wèi)星定時模塊，該模塊可接收衛(wèi)星信號實現(xiàn)定時，可應(yīng)用于廣域分布式網(wǎng)絡(luò)的同步，如電網(wǎng)、3G數(shù)字通信網(wǎng)，通過接收導航衛(wèi)星信號，實現(xiàn)覆蓋廣泛區(qū)域的分布式網(wǎng)絡(luò)的時間同步。
背景技術(shù)：
衛(wèi)星定時由于具有覆蓋范圍廣、定時精度高等優(yōu)點獲得廣泛應(yīng)用。衛(wèi)星定時的時間基準來自衛(wèi)星，由于衛(wèi)星為長期運行的航天器，其運行需要地面監(jiān)控站監(jiān)控。衛(wèi)星長時間運行時，會慢慢偏離軌道，因此需要定期調(diào)軌。衛(wèi)星調(diào)軌期間，其運行軌跡不按預定動力學模型運行，其軌跡偏離較大。在定時應(yīng)用中，需要知道精確的衛(wèi)星位置便于計算衛(wèi)星信號的傳輸時延，因此位置的偏離將會造成較大的定時誤差。而位置的偏離是無法在衛(wèi)星下行電文中進行預報，因此用戶完全無法知道此時的衛(wèi)星狀態(tài)，無法知道此時輸出的時間是否滿足精度需求。如果輸出時間偏離較大而又無法得知，就會給需要同步的系統(tǒng)帶來危害，嚴重時會造成系統(tǒng)崩潰。如曾發(fā)生過GPS衛(wèi)星故障導致采用GPS衛(wèi)星定時的CDMA網(wǎng)絡(luò)發(fā)生故障，造成一定范圍內(nèi)CDMA手機用戶無法通話的情況。衛(wèi)星定時裝置一般有兩種定時方式，一種為定位定時，適于動態(tài)用戶，一般需要接收到4顆以上的衛(wèi)星才能定位定時；另一種為固定點位置定時，也稱位置保持模式，適于靜態(tài)用戶，接收到一顆衛(wèi)星即可定時。在固定點位置定時模式下，如果接收到一顆故障衛(wèi)星， 則就可能造成具有較大偏離的時間輸出，危害到網(wǎng)絡(luò)系統(tǒng)的安全。
發(fā)明內(nèi)容為解決上述問題，本發(fā)明提出了一種具有容錯功能的嵌入式衛(wèi)星定時模塊，該模塊包括射頻處理部分、數(shù)字信號處理部分和時延補償部分，其中FPGA和DSP芯片采用EMIF 接口連接，實現(xiàn)數(shù)據(jù)交換；射頻模塊的輸出送給AD采樣芯片，經(jīng)AD采樣芯片AD采樣芯片轉(zhuǎn)換為數(shù)字信號后送入FPGA ；配置芯片與FPGA相連，存儲FPGA程序；非易失性存儲器與FPGA 相連，存儲DSP程序；上電啟動時FPGA從非易失性存儲器讀取數(shù)據(jù)，通過EMIF接口為DSP 加載程序；本地振蕩器的輸出連接射頻模塊、FPGA和DSP ；線性電源模塊將輸入電源轉(zhuǎn)換為 FPGA和DSP需要的各種電壓。射頻處理部分將射頻信號下變頻至中頻，數(shù)字信號處理部分將中頻信號AD采樣后進行捕獲跟蹤得到捕獲時標并解調(diào)出電文，時延補償部分根據(jù)電文解算出傳輸延時，根據(jù)捕獲時標對時延進行補償，得到標準時間輸出。本發(fā)明提出同時捕獲多顆衛(wèi)星信號，得到多星的標準時間輸出。結(jié)合本地頻率基準，對時間的正確性進行判別。本發(fā)明提出數(shù)控振蕩器技術(shù)，使得時間的判別轉(zhuǎn)變?yōu)閿?shù)字的判別，易于在數(shù)字電路實現(xiàn)。該發(fā)明的優(yōu)點在于利用數(shù)控振蕩器，結(jié)合多顆衛(wèi)星和本地頻率基準的時間，可以在有若干衛(wèi)星故障下仍可輸出正確時間，有效提高了接收機的容錯性能，具有廣泛的應(yīng)用前景。
圖1為巴克碼搜索流程圖。圖2為輸出時間選擇圖。圖3為信號處理流程圖。圖4為定時裝置結(jié)構(gòu)圖。
具體實施方式
衛(wèi)星的導航電文包括星歷、時間及衛(wèi)星狀態(tài)等信息。導航電文一般被擴頻碼調(diào)制， 再調(diào)制至射頻頻點，經(jīng)衛(wèi)星天線發(fā)射。按照衛(wèi)星電文的編碼格式，電文的幀標志指示本幀開始，由巴格碼組成，巴克碼最后一位‘1’后沿所對應(yīng)的脈沖為該幀參考時標。導航電文的特定幀頭被調(diào)制的時間為確定的時間，稱為時標。定時裝置通過捕獲時標來獲得確定時間。圖1為時標的捕獲過程。搜索巴克碼的過程在FPGA中實現(xiàn)。首先， 在FPGA中定義一個多組的寄存器，譯碼校驗之后的數(shù)據(jù)每進來一個就讓寄存器移位，并與巴克碼進行異或比較，判斷如果寄存器中的值與巴克碼完全相同或者相反，則拉高狀態(tài)位， 其余情況將其拉低。通過判斷狀態(tài)位的高低情況，表達FPGA是否搜索到數(shù)據(jù)中的巴克碼， 流程如圖1所示。在FPGA中正常搜索到巴克碼后，狀態(tài)位的輸出將呈現(xiàn)為一脈沖波形，上升沿與巴克碼最后一位齊。利用該脈沖結(jié)合電文中計算出的分幀號，選取整秒處的分幀號為參考，可以從本地恢復出秒脈沖信號，即時標。在獲取時標后，定時裝置通過衛(wèi)星導航電文，可以計算出信號傳遞總時延，對該衛(wèi)星的時標進行補償，可以得到該衛(wèi)星的標準時間。按圖1所示方法可以得到多顆衛(wèi)星的標準時間。由于定時裝置具有本地振蕩器如晶振，本地振蕩器可生成本地時間，產(chǎn)生秒計數(shù)。根據(jù)本地振蕩器的精度確定下一秒置信區(qū)域。設(shè)本地振蕩器的頻率為f，振蕩周期為t，頻率的穩(wěn)定度為a，則下一秒所在區(qū)域為[(l-a)f · t，(l+a)f · t]如圖2所示。利用置信區(qū)域?qū)πl(wèi)星時間的有效性進行判別。當衛(wèi)星的標準時間落在該區(qū)域內(nèi)，則該衛(wèi)星時間有效，否則該衛(wèi)星時間無效。在獲得了多顆有效的衛(wèi)星標準時間后，選擇一致性較高的標準時間作為定時模塊的輸出。具體處理流程如圖3所示1、多顆衛(wèi)星信號捕獲與跟蹤；2、得到捕獲時標并計算出時延；3、得到多顆衛(wèi)星的標準時間，計算本地頻率基準的置信區(qū)間；4、得到多個有效的衛(wèi)星標準時間；5、選擇最大一致性時標輸出。定時裝置的結(jié)構(gòu)如圖4所示，F(xiàn)PGA和DSP芯片采用EMIF接口連接，實現(xiàn)數(shù)據(jù)交換； 射頻模塊的輸出送給AD采樣芯片，轉(zhuǎn)換為數(shù)字信號后送入FPGA ；配置芯片與FPGA相連，存儲FPGA程序；非易失性存儲器與FPGA相連，存儲DSP程序；上電啟動時FPGA從非易失性存儲器讀取數(shù)據(jù)，通過EMIF接口為DSP加載程序；本地振蕩器的輸出連接射頻模塊、FPGA和 DSP ；線性電源模塊將輸入電源轉(zhuǎn)換為FPGA和DSP需要的各種電壓。 FPGA和DSP的主要分工如下FPGA負責信號的捕獲、跟蹤，產(chǎn)生捕獲時標，DSP則負責時延計算，并將計算出的時延送給FPGA ；FPGA恢復出多顆衛(wèi)星的最終時間，并進行置信區(qū)域判別，并選擇最高一致性時間輸出。
權(quán)利要求1. 一種具有容錯功能的嵌入式衛(wèi)星定時模塊，包括射頻處理部分、數(shù)字信號處理部分和時延補償部分，其特征在于FPGA和DSP芯片采用EMIF接口連接，實現(xiàn)數(shù)據(jù)交換；射頻模塊的輸出送給AD采樣芯片，經(jīng)AD采樣芯片AD采樣芯片轉(zhuǎn)換為數(shù)字信號后送入FPGA ；配置芯片與FPGA相連；非易失性存儲器與FPGA相連；上電啟動時FPGA從非易失性存儲器讀取數(shù)據(jù)，通過EMIF接口為DSP加載程序；本地振蕩器的輸出連接射頻模塊、FPGA和DSP ；線性電源模塊將輸入電源轉(zhuǎn)換為FPGA和DSP需要的各種電壓。
專利摘要本實用新型涉及一種具有容錯功能的嵌入式衛(wèi)星定時模塊。該模塊包括射頻處理部分、數(shù)字信號處理部分和時延補償部分，其中FPGA和DSP芯片采用EMIF接口連接，實現(xiàn)數(shù)據(jù)交換。利用數(shù)控振蕩器，結(jié)合多顆衛(wèi)星和本地頻率基準的時間，可以在有若干衛(wèi)星故障下仍可輸出正確時間，有效提高了接收機的容錯性能，具有廣泛的應(yīng)用前景。
文檔編號G04G7/02GK201945827SQ20102065250
公開日2011年8月24日 申請日期2010年12月10日 優(yōu)先權(quán)日2010年12月10日
發(fā)明者不公告發(fā)明人 申請人:長沙天穹電子科技有限公司