一種基于fpga的頻率測(cè)量裝置的制造方法
【技術(shù)領(lǐng)域】
[0001] 本實(shí)用新型涉及一種基于FPGA的頻率測(cè)量裝置，屬于電子測(cè)量技術(shù)領(lǐng)域。
【背景技術(shù)】
[0002] 數(shù)字頻率計(jì)是采用數(shù)字電路制做成的能實(shí)現(xiàn)對(duì)周期性變化信號(hào)頻率測(cè)量的儀器。 頻率計(jì)主要用于測(cè)量正弦波、矩形波等周期信號(hào)的頻率值。其擴(kuò)展功能可以測(cè)量信號(hào)的周 期和脈沖寬度。通常說(shuō)的數(shù)字頻率計(jì)是指電子計(jì)數(shù)式頻率計(jì)。
[0003] 在電子技術(shù)領(lǐng)域，頻率是一個(gè)最基本的參數(shù)。數(shù)字頻率計(jì)作為一種最基本的測(cè)量 儀器以其測(cè)量精度高、速度快、操作簡(jiǎn)便、數(shù)字顯示等特點(diǎn)被廣泛應(yīng)用。將數(shù)字頻率計(jì)與微 處理器相結(jié)合，可實(shí)現(xiàn)測(cè)量?jī)x器的多功能化、程控化和智能化，隨著現(xiàn)代科技的發(fā)展，基于 數(shù)字式頻率計(jì)組成的各種測(cè)量?jī)x器、控制設(shè)備、實(shí)時(shí)監(jiān)測(cè)系統(tǒng)已應(yīng)用到國(guó)際民生的各個(gè)方 面?，F(xiàn)有技術(shù)中，將數(shù)字頻率計(jì)與微處理器相結(jié)合構(gòu)成的裝置，存在著硬件結(jié)構(gòu)復(fù)雜、易受 干擾、穩(wěn)定性低等缺陷。 【實(shí)用新型內(nèi)容】
[0004] 針對(duì)現(xiàn)有技術(shù)存在的不足，本實(shí)用新型目的是提供一種基于FPGA的頻率測(cè)量裝 置，本實(shí)用新型降低了電路的復(fù)雜度，且不易受外界干擾，可精確測(cè)量正弦波的頻率和矩形 波的頻率f、周期T、占空比、時(shí)間間隔及相位差。
[0005] 為了實(shí)現(xiàn)上述目的，本實(shí)用新型是通過(guò)如下的技術(shù)方案來(lái)實(shí)現(xiàn)：
[0006] 本實(shí)用新型的一種基于FPGA的頻率測(cè)量裝置，包括整形電路和設(shè)置在FPGA內(nèi)部的 第一測(cè)頻模塊、第二測(cè)頻模塊、第一脈沖測(cè)量模塊、異或門(mén)、與異或門(mén)輸出端相連接的第二 脈沖測(cè)量模塊及MCU;所述第一測(cè)頻模塊與整形電路輸出端相連接，所述第一測(cè)頻模塊、第 二測(cè)頻模塊、第一脈沖測(cè)量模塊和第二脈沖測(cè)量模塊的輸出端均與MCU的輸入端相連接。
[0007] 上述整形電路具體采用的是TLV3501整形電路。
[0008] 上述TLV3501整形電路包括滯回比較器電路。
[0009]上述第一測(cè)頻模塊及第二測(cè)頻模塊均包括D觸發(fā)器和帶使能端ΕΝΑ的第一計(jì)數(shù)器 及第二計(jì)數(shù)器;所述D觸發(fā)器的q端連接到第一計(jì)數(shù)器及第二計(jì)數(shù)器的使能端ΕΝΑ上，所述D 觸發(fā)器的d端連接閘門(mén)信號(hào)，elk端連接待測(cè)信號(hào)。
[0010]上述第一脈沖測(cè)量模塊及第二脈沖測(cè)量模塊均包括D觸發(fā)器、帶使能端ΕΝΑ及ENB 的第三計(jì)數(shù)器和帶使能端ΕΝΑ的第二計(jì)數(shù)器;所述D觸發(fā)器的q端連接到第一計(jì)數(shù)器及第二 計(jì)數(shù)器的使能端ΕΝΑ上，所述D觸發(fā)器的d端連接閘門(mén)信號(hào)，elk端連接待測(cè)信號(hào)，待測(cè)信號(hào)還 與第三計(jì)數(shù)器的使能端ENB相連接。
[0011] 本實(shí)用新型與現(xiàn)有技術(shù)相比，其顯著優(yōu)點(diǎn)是在于：
[0012] ⑴頻率測(cè)量時(shí)，每個(gè)測(cè)頻模塊，包括兩個(gè)計(jì)數(shù)器和一個(gè)D觸發(fā)器，D觸發(fā)器的應(yīng)用 使得閘門(mén)信號(hào)與待測(cè)信號(hào)同步，相比于傳統(tǒng)方案，避免了對(duì)被測(cè)信號(hào)計(jì)數(shù)時(shí)產(chǎn)生的±1誤 差。在閘門(mén)時(shí)間為Is的情況下，最低測(cè)量頻率可達(dá)1Hz;
[0013] (2)可精確測(cè)量帶小數(shù)的頻率值，如1. 1Hz;
[0014] (3)測(cè)量?jī)陕肪匦尾ㄐ盘?hào)的相位差、時(shí)間間隔時(shí)，系統(tǒng)對(duì)兩路信號(hào)做異或運(yùn)算，將 兩路信號(hào)的時(shí)間間隔以高電平的形式體現(xiàn)在異或門(mén)的輸出信號(hào)中，隨后根據(jù)計(jì)數(shù)器的計(jì)數(shù) 得出時(shí)間間隔，該方法簡(jiǎn)單高效；
[0015] ⑷FPGA采用50M晶振，經(jīng)過(guò)倍頻，使得最高測(cè)量頻率可達(dá)到100MHz;
[0016] (5)可精確測(cè)量ΙΗζ-ΙΟΟΜΗζ正弦波信號(hào)的頻率和周期，測(cè)量誤差不超過(guò)萬(wàn)分之一； 可精確測(cè)量ΙΟ0Hz-ΙΜΗζ矩形波信號(hào)的頻率、占空比和時(shí)間間隔等參數(shù)，頻率測(cè)量誤差不超 過(guò)萬(wàn)分之一，占空比和時(shí)間間隔的測(cè)量誤差不超過(guò)百分之一；
[0017] (6)閘門(mén)信號(hào)默認(rèn)為1秒，所有參數(shù)測(cè)量的響應(yīng)時(shí)間不超過(guò)1.1秒；
[0018] (7)頻率計(jì)只有三個(gè)信號(hào)輸入接口，在不需人為切換通道的前提下，不但可以同時(shí) 測(cè)量低頻和高頻信號(hào)，也可同時(shí)測(cè)試多個(gè)頻率參數(shù)。
[0019] (8)數(shù)字電路與處理器模塊全部搭建在FPGA中，使得裝置硬件結(jié)構(gòu)簡(jiǎn)單、體積小， 穩(wěn)定性尚。
【附圖說(shuō)明】
[0020] 圖1是本實(shí)用新型的頻率測(cè)量裝置原理框圖；
[0021] 圖2是本實(shí)用新型的TLV3501整形電路圖；
[0022] 圖3是本實(shí)用新型的第一測(cè)頻模塊和第二測(cè)頻模塊結(jié)構(gòu)示意圖；
[0023] 圖4是本實(shí)用新型的第一脈沖測(cè)量模塊和第二脈沖測(cè)量模塊示意圖；
[0024] 圖5是本實(shí)用新型的頻率測(cè)量功能示意圖；
[0025] 圖6是本實(shí)用新型的矩形波占空比測(cè)量功能示意圖；
[0026] 圖7是本實(shí)用新型的矩形波時(shí)間間隔、相位差測(cè)量功能示意圖。
【具體實(shí)施方式】
[0027] 為使本實(shí)用新型實(shí)現(xiàn)的技術(shù)手段、創(chuàng)作特征、達(dá)成目的與功效易于明白了解，下面 結(jié)合【具體實(shí)施方式】，進(jìn)一步闡述本實(shí)用新型。
[0028]參見(jiàn)圖1，基于FPGA(片內(nèi)單片機(jī)）的數(shù)字頻率計(jì)，包括TLV3501整形電路和設(shè)置在 FPGA片內(nèi)的測(cè)頻模塊(測(cè)頻模塊1、測(cè)頻模塊2)、脈沖測(cè)量模塊(脈沖測(cè)量模塊1、脈沖測(cè)量模 塊2)、異或門(mén)及MCU。
[0029]待測(cè)正弦波信號(hào)，經(jīng)過(guò)整形電路觸發(fā)整形，形成同頻率方波信號(hào)，進(jìn)入測(cè)頻模塊1， 從而測(cè)得待測(cè)正弦波的頻率。待測(cè)矩形波1分三路，分別進(jìn)入測(cè)頻模塊2、脈沖測(cè)量模塊1和 異或門(mén)。待測(cè)矩形波2與待測(cè)矩形波1的一路分信號(hào)進(jìn)入異或門(mén)，異或門(mén)輸出端連接到脈沖 測(cè)量模塊2。
[0030] 本實(shí)用新型測(cè)量系統(tǒng)包括三個(gè)信號(hào)輸入通道:正弦波信號(hào)通道、矩形波信號(hào)1通道 和矩形波信號(hào)2通道。測(cè)量時(shí)，正弦波從正弦波信號(hào)通道進(jìn)入;測(cè)量矩形波信號(hào)的頻率、周期 和占空比等參數(shù)時(shí)，矩形波信號(hào)從矩形波信號(hào)1通道進(jìn)入;測(cè)量?jī)陕吠l矩形波信號(hào)的時(shí)間 間隔時(shí)，兩路信號(hào)分別從矩形波信號(hào)1通道和矩形波信號(hào)2通道進(jìn)入。
[0031] 對(duì)上述各模塊的具體描述如下：
[0032] TLV3501整形電路，待測(cè)的正弦波形，進(jìn)入如圖2所示的滯回比較器電路經(jīng)