本發(fā)明涉及一種自適配系統(tǒng)，特別是一種基于vtsystem的驅(qū)動測試環(huán)境自適配系統(tǒng)。

背景技術(shù)：

隨著科學(xué)技術(shù)的發(fā)展進(jìn)步，在汽車領(lǐng)域中微處理器的重要性越來越高，在提高微處理器質(zhì)量要求的同時，對運(yùn)行在微處理器內(nèi)部的驅(qū)動代碼也有很高的要求。因此基于vtsystem(簡稱vts)的微處理器(簡稱tb)的驅(qū)動測試也被廣泛應(yīng)用。為了全面地測試微處理器的驅(qū)動質(zhì)量，vtsystem上有限的信號線需要與目標(biāo)芯片的大部分引腳相連接，因此在測試過程中，每測試一個項(xiàng)目，都需要測試人員手動將vtsystem的信號線連接到新的引腳上去，這不僅增加了測試時間、降低了測試效率，而且提高了操作人員的誤接線和引入干擾信號的幾率。由于手工連接需要進(jìn)行頻繁的插拔連線,操作過程中容易出現(xiàn)誤接線或?qū)Ь€接頭接觸不良的情況。并且由于接線繁雜，操作人員很難及時排查解決接線問題，從而影響了測試的品質(zhì)。在以往項(xiàng)目測試失敗案例的統(tǒng)計(jì)中，由于誤接線或接頭接觸不良造成的失敗高達(dá)14%。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明所要解決的技術(shù)問題是提供一種基于vtsystem的驅(qū)動測試環(huán)境自適配系統(tǒng)，使得在測試過程中,vtsystem與微處理器之間的連接可由軟件自動配置,減少大量測試人員的接線時間,提高驅(qū)動測試效率。

為解決上述技術(shù)問題，本發(fā)明所采用的技術(shù)方案是：

一種基于vtsystem的驅(qū)動測試環(huán)境自適配系統(tǒng)，其特征在于：包含硬件配置表和軟件可控的矩陣開關(guān)；

所述硬件配置表用于記載需要連接的vtsystem信號線編號和微處理器引腳編號，配置生成硬件配置表，通過uart下載到軟件可控的矩陣開關(guān)中；

所述軟件可控的矩陣開關(guān)包含大型可編程邏輯門陣列fpga、若干vts側(cè)信號輸入電路和若干tb側(cè)信號輸入電路，fpga通過uart接收硬件配置文件，根據(jù)硬件配置文件在內(nèi)部為vts側(cè)i/o口和tb側(cè)i/o建立虛擬通道；

vts側(cè)信號輸入電路包含，vts_connecter信號連接模擬開關(guān)selector的輸入端，模擬開關(guān)selector的控制端連接大型可編程邏輯門陣列fpga的vts_volt_selt,模擬開關(guān)selector的第一輸出端連接大型可編程邏輯門陣列fpga的vts_output，模擬開關(guān)selector的第二輸出端連接硬件緩沖buffer1和硬件緩沖buffer4的一端，硬件緩沖buffer1的另一端連接大型可編程邏輯門陣列fpga的vts_output,硬件緩沖buffer4的另一端連接大型可編程邏輯門陣列fpga的vts_intput；

tb側(cè)信號輸入電路包含，電壓比較器comparator輸出端、硬件緩沖buffer2一端、硬件緩沖buffer3一端分別連接大型可編程邏輯門陣列fpga的tb_volt_get、tb_input、tb_output，電壓比較器comparator的第一輸出端連接4v電源，電壓比較器comparator的第二輸出端、硬件緩沖buffer2另一端、硬件緩沖buffer3另一端連接tb_connecter信號。

進(jìn)一步地，所述vts_connecter信號輸入過程為，

1.1進(jìn)入buffer1的信號被阻止，信號經(jīng)過buffer4進(jìn)入fpga的vts_input輸入引腳；

1.2fpga根據(jù)vts_input引腳的邊沿變化，判斷信號的傳輸方向vts->tb，設(shè)置vts_input和tb_output、vts_volt_selt和tb_volt_get的信號傳輸通道開始傳輸信號；

1.3tb_output輸出信號經(jīng)過buffer3輸出到tb。同時，輸出信號經(jīng)過buffer2輸入fpga的tb_input引腳。輸出信號還會進(jìn)入電壓比較器，與閥值電壓比較，將電壓比較結(jié)果輸入到tb_volt_get引腳；

1.4tb_input引腳的輸入信號在fpga內(nèi)的傳輸通道沒有被設(shè)置，該信號傳輸中斷；而vts_volt_selt引腳會根據(jù)tb_volt_get的信號控制模擬開關(guān)維持默認(rèn)連接。

進(jìn)一步地，所述tb側(cè)信號輸入過程為，

2.1進(jìn)入buffer3的信號被阻止，信號經(jīng)過buffer2進(jìn)入fpga的tb_input輸入引腳，同時，信號進(jìn)入到電壓比較器，與閥值電壓比較，將電壓比較結(jié)果輸入到tb_volt_get引腳；

2.2fpga根據(jù)tb_input引腳的邊沿變化，判斷出信號傳輸方向tb->vts，設(shè)置tb_input和vts_output、vts_volt_selt和tb_volt_get的信號傳輸通道并開始傳輸信號；

2.3vts_volt_selt引腳根據(jù)tb_volt_get的信號控制模擬開關(guān)的導(dǎo)通和關(guān)斷，vts_output會由此直接輸出3.3v的信號到vts或經(jīng)過buffer1輸出5v信號到vts，另外，5v信號會經(jīng)過buffer4輸入到vts_input引腳，但由于fpga內(nèi)部沒有對相應(yīng)的傳輸通道進(jìn)行，該信號傳輸中斷。

進(jìn)一步地，所述硬件配置表，使用一個32位的數(shù)據(jù)id保存vtsystem和微處理器之間需要連接的對應(yīng)引腳信息，有多少個需要連接的引腳就有相應(yīng)多個的32位數(shù)據(jù)id，其中32位數(shù)據(jù)id的高16位表示vtsystem信號線的編號，低16位表示微處理器需要連接的引腳編號。

進(jìn)一步地，所述軟件可控的矩陣開關(guān)由uart接收配置文件流程為，給軟件可控的矩陣開關(guān)的核心處理器fpga上電并初始化uart功能，等待接收配置文件；若接收到數(shù)據(jù)，fpga會執(zhí)行解析配置數(shù)據(jù)的程序；若配置文件接收完畢，fpga會執(zhí)行vts和tb端口的連接程序。

進(jìn)一步地，所述解析配置數(shù)據(jù)流程為，fpga對32位配置數(shù)據(jù)解析，得到保存在32位配置數(shù)據(jù)中的vts信號線編vtsn和tb引腳編號；

fpga檢查每個vtsn的連接標(biāo)志位，并為具有該標(biāo)志位的vtsn端口和匹配的tbm端口建立虛擬通道。

進(jìn)一步地，所述軟件可控的矩陣開關(guān)的核心處理器fpga實(shí)現(xiàn)vtsystem和微處理器之間信號的輸入、輸出和幅值控制的i/o口包含，

outputi/o:向vtsystem和微處理器輸出信號，在fpga引腳前面增加硬件緩沖器buffer1和buffer3，使得信號只能從fpga內(nèi)部送出，阻止外部信號的輸入；

inputi/o:接收來自vtsystem和微處理器的信號，在fpga引腳前面增加硬件緩沖器buffer2和buffer4，使得信號只能由外部輸入，阻止fpga內(nèi)部信號的輸出；

volt_geti/o：該引腳連接了電壓比較器的輸出，電壓比較器設(shè)置閥值電壓,與微處理器輸入電壓進(jìn)行比較，根據(jù)電壓比較結(jié)果，電壓比較器輸出0或1到fpga，從而判斷出輸入電壓為3.3v還是5v。

volt_selti/o:該引腳連接模擬開關(guān)。根據(jù)電壓比較結(jié)果。fpga通過該引腳控制模擬開關(guān)的導(dǎo)通和關(guān)斷，從而使fpga連接vtsystem側(cè)的信號輸出引腳選擇相應(yīng)的電壓輸出。

本發(fā)明與現(xiàn)有技術(shù)相比，具有以下優(yōu)點(diǎn)和效果：本發(fā)明通過增加軟件可控矩陣開關(guān)，使得vtsystem與微處理器的接線可通過硬件配置表進(jìn)行配置自動接線，不需要進(jìn)行多次手動重復(fù)接線，減少了操作人員測試時的接線工作和引入干擾的幾率，從而提高了驅(qū)動測試效率。

根據(jù)統(tǒng)計(jì)，基于vtsystem的微處理器驅(qū)動測試，采用手工接線的方式時，6-8個小時的測試工作中會有3.5-4.5個小時在處理接線問題。而采用本方法，接線時間縮短到0.5小時以內(nèi)，測試時間減少了3-4個小時，整個測試效率提高了50%左右。

附圖說明

圖1是本發(fā)明的基于vtsystem的驅(qū)動測試環(huán)境自適配系統(tǒng)的示意圖。

圖2是本發(fā)明的fpga接收配置腳本流程圖。

圖3是本發(fā)明的fpga解析端口設(shè)定和構(gòu)建虛擬通道的流程圖。

圖4是本發(fā)明的信號傳輸判斷的流程圖。

具體實(shí)施方式

下面結(jié)合附圖并通過實(shí)施例對本發(fā)明作進(jìn)一步的詳細(xì)說明，以下實(shí)施例是對本發(fā)明的解釋而本發(fā)明并不局限于以下實(shí)施例。

如圖1所示，本發(fā)明的一種基于vtsystem的驅(qū)動測試環(huán)境自適配系統(tǒng)，包含硬件配置表和軟件可控的矩陣開關(guān)；

硬件配置表用于記載需要連接的vtsystem信號線編號和微處理器引腳編號，配置生成硬件配置表，通過uart下載到軟件可控的矩陣開關(guān)中；

軟件可控的矩陣開關(guān)包含大型可編程邏輯門陣列fpga、若干vts側(cè)信號輸入電路和若干tb側(cè)信號輸入電路，fpga通過uart接收硬件配置文件，根據(jù)硬件配置文件在內(nèi)部為vts側(cè)i/o口和tb側(cè)i/o建立虛擬通道；

vts側(cè)信號輸入電路包含，vts_connecter信號連接模擬開關(guān)selector的輸入端，模擬開關(guān)selector的控制端連接大型可編程邏輯門陣列fpga的vts_volt_selt,模擬開關(guān)selector的第一輸出端連接大型可編程邏輯門陣列fpga的vts_output，模擬開關(guān)selector的第二輸出端連接硬件緩沖buffer1和硬件緩沖buffer4的一端，硬件緩沖buffer1的另一端連接大型可編程邏輯門陣列fpga的vts_output,硬件緩沖buffer4的另一端連接大型可編程邏輯門陣列fpga的vts_intput；

tb側(cè)信號輸入電路包含，電壓比較器comparator輸出端、硬件緩沖buffer2一端、硬件緩沖buffer3一端分別連接大型可編程邏輯門陣列fpga的tb_volt_get、tb_input、tb_output，電壓比較器comparator的第一輸出端連接4v電源，電壓比較器comparator的第二輸出端、硬件緩沖buffer2另一端、硬件緩沖buffer3另一端連接tb_connecter信號。

vts_connecter信號輸入過程為，

1.1進(jìn)入buffer1的信號被阻止，信號經(jīng)過buffer4進(jìn)入fpga的vts_input輸入引腳；

1.2fpga根據(jù)vts_input引腳的邊沿變化，判斷信號的傳輸方向vts->tb，設(shè)置vts_input和tb_output、vts_volt_selt和tb_volt_get的信號傳輸通道開始傳輸信號；

1.3tb_output輸出信號經(jīng)過buffer3輸出到tb。同時，輸出信號經(jīng)過buffer2輸入fpga的tb_input引腳。輸出信號還會進(jìn)入電壓比較器，與閥值電壓比較，將電壓比較結(jié)果輸入到tb_volt_get引腳；

1.4tb_input引腳的輸入信號在fpga內(nèi)的傳輸通道沒有被設(shè)置，該信號傳輸中斷；而vts_volt_selt引腳會根據(jù)tb_volt_get的信號控制模擬開關(guān)維持默認(rèn)連接。

tb側(cè)信號輸入過程為，

2.1進(jìn)入buffer3的信號被阻止，信號經(jīng)過buffer2進(jìn)入fpga的tb_input輸入引腳，同時，信號進(jìn)入到電壓比較器，與閥值電壓比較，將電壓比較結(jié)果輸入到tb_volt_get引腳；

2.2fpga根據(jù)tb_input引腳的邊沿變化，判斷出信號傳輸方向tb->vts，設(shè)置tb_input和vts_output、vts_volt_selt和tb_volt_get的信號傳輸通道并開始傳輸信號；

2.3vts_volt_selt引腳根據(jù)tb_volt_get的信號控制模擬開關(guān)的導(dǎo)通和關(guān)斷，vts_output會由此直接輸出3.3v的信號到vts或經(jīng)過buffer1輸出5v信號到vts，另外，5v信號會經(jīng)過buffer4輸入到vts_input引腳，但由于fpga內(nèi)部沒有對相應(yīng)的傳輸通道進(jìn)行，該信號傳輸中斷。

硬件配置表，使用一個32位的數(shù)據(jù)id保存vtsystem和微處理器之間需要連接的對應(yīng)引腳信息，有多少個需要連接的引腳就有相應(yīng)多個的32位數(shù)據(jù)id，其中32位數(shù)據(jù)id的高16位表示vtsystem信號線的編號，低16位表示微處理器需要連接的引腳編號。

如圖2所示，軟件可控的矩陣開關(guān)由uart接收配置文件流程為，給軟件可控的矩陣開關(guān)的核心處理器fpga上電并初始化uart功能，等待接收配置文件；若接收到數(shù)據(jù)，fpga會執(zhí)行解析配置數(shù)據(jù)的程序；若配置文件接收完畢，fpga會執(zhí)行vts和tb端口的連接程序。

如圖3所示，解析配置數(shù)據(jù)流程為，fpga會對32位配置數(shù)據(jù)解析，得到保存在32位配置數(shù)據(jù)中的vts信號線編號(vtsn)和tb(tbm)引腳編號。fpga會檢查每個vtsn的連接標(biāo)志位，并為具有該標(biāo)志位的vtsn端口和匹配的tbm端口建立虛擬通道。

軟件可控的矩陣開關(guān)的核心處理器fpga分別使用以下的i/o口，實(shí)現(xiàn)vtsystem和微處理器之間信號的輸入、輸出和幅值控制。

outputi/o:向vtsystem和微處理器輸出信號，在fpga引腳前面增加硬件緩沖器buffer1和buffer3，使得信號只能從fpga內(nèi)部送出，阻止外部信號的輸入；

inputi/o:接收來自vtsystem和微處理器的信號，在fpga引腳前面增加硬件緩沖器buffer2和buffer4，使得信號只能由外部輸入，阻止fpga內(nèi)部信號的輸出；

volt_geti/o(微處理器側(cè)專用)：該引腳連接了電壓比較器的輸出，電壓比較器設(shè)置了閥值電壓(4v),與微處理器輸入電壓（3.3v或5v）進(jìn)行比較。根據(jù)電壓比較結(jié)果，電壓比較器輸出0或1到fpga，從而判斷出輸入電壓為3.3v還是5v。

volt_selti/o(vtsystem側(cè)專用):該引腳連接模擬開關(guān)。根據(jù)電壓比較結(jié)果。fpga通過該引腳控制模擬開關(guān)的導(dǎo)通和關(guān)斷，從而使fpga連接vtsystem側(cè)的信號輸出引腳選擇相應(yīng)的電壓輸出（3.3v或5v）。

如圖4所示，input的i/o口會實(shí)時測定vts/vb信號的邊沿變化，以此來判斷信號的傳輸方向(vts->tb,tb->vts)。

本說明書中所描述的以上內(nèi)容僅僅是對本發(fā)明所作的舉例說明。本發(fā)明所屬技術(shù)領(lǐng)域的技術(shù)人員可以對所描述的具體實(shí)施例做各種修改或補(bǔ)充或采用類似的方式替代，只要不偏離本發(fā)明說明書的內(nèi)容或者超越本權(quán)利要求書所定義的范圍，均應(yīng)屬于本發(fā)明的保護(hù)范圍。