本實用新型涉及一種五通道精確相位同步寬帶信號采集系統(tǒng)，屬于雷達(dá)中頻數(shù)字接收機技術(shù)領(lǐng)域。

背景技術(shù)：

五通道精確相位同步寬帶信號采集卡在許多場合都有著廣泛應(yīng)用。例如：在電子對抗技術(shù)中，正交兩路（IQ）高速數(shù)據(jù)采集存儲系統(tǒng)中最關(guān)鍵的技術(shù)是兩通道間的相位同步數(shù)據(jù)采集。在射頻仿真系統(tǒng)中，由于存在多個接收通道且各個接收通道的信號需進(jìn)行相參處理，因此其數(shù)據(jù)采集系統(tǒng)需具備多通道相位同步數(shù)據(jù)采集的能力。

在采集系統(tǒng)前端由于多片高速A/D芯片之間存在同步問題，使得多個接收通道之間難以進(jìn)行相位同步。特別是當(dāng)信號帶寬較寬，采樣時鐘頻率很高時，多通道之間的相位同步采集很難做到。在五通道精確相位同步寬帶信號采集系統(tǒng)中，多通道之間的寬帶信號相位同步采集是一急需解決的問題。

技術(shù)實現(xiàn)要素：

本實用新型可以用于五寬帶信號的相位同步采集，信號帶寬可達(dá)到450MHz，五路之間的A/D轉(zhuǎn)換完全同步，其可以解決射頻仿真中多個接收通道之間相位不同步問題。

為解決上述技術(shù)問題，本實用新型涉及一種用于數(shù)字相位干涉儀的五通道精確相位同步寬帶信號采集卡，其特征在于，包括A/D轉(zhuǎn)換單元，時鐘產(chǎn)生單元，數(shù)字信號處理單元，DDR3存儲單元以及cPCI接口控制單元；所述時鐘產(chǎn)生單元用于產(chǎn)生各個通道ADC芯片的時鐘和ADC芯片的同步時鐘，所述A/D轉(zhuǎn)換單元用于采集各個通道接收到的信號并將其轉(zhuǎn)換成相應(yīng)格式的數(shù)字信號，所述數(shù)字信號處理單元用于接收各個通道的數(shù)字信號并對其進(jìn)行相關(guān)的信號處理，所述DDR3存儲單元用于存儲一定容量的數(shù)字信號，并將數(shù)據(jù)讀出通過PCI總線傳給外部計算機進(jìn)行數(shù)據(jù)分析，所述cPCI接口控制單元用于外部計算機對整個系統(tǒng)的控制以及與外部計算機的通訊；所述時鐘產(chǎn)生單元連接各個通道A/D轉(zhuǎn)換單元，所述各個通道A/D轉(zhuǎn)換單元連接數(shù)字信號處理單元，所述數(shù)字信號處理單元分別連接DDR3存儲單元和cPCI接口控制單元。

進(jìn)一步的，所述A/D轉(zhuǎn)換單元為五片ADC芯片。

進(jìn)一步的，所述ADC芯片為ADS5400。

進(jìn)一步的，所述時鐘產(chǎn)生單元由ADC采樣時鐘分配模塊和ADC同步時鐘分配模塊兩個模塊組成，ADC采樣時鐘分配模塊的輸入時鐘從外部灌入，經(jīng)過ADC采樣時鐘分配模塊后通過等長的傳輸線傳送給五片ADC芯片，ADC同步時鐘分配模塊分配五路同步信號給五片ADC芯片。

進(jìn)一步的，所述時鐘產(chǎn)生單元由芯片AD9520及外圍的電阻電容組成。

進(jìn)一步的，所述數(shù)字信號處理單元由三片F(xiàn)PGA構(gòu)成，采用了XC5VSX95T-2FFG1136I可編程邏輯器件。

進(jìn)一步的，所述DDR3存儲單元由4片MT41J64M16構(gòu)成。

相比于現(xiàn)有技術(shù)，本實用新型具有如下優(yōu)點：本實用新型可以用于五寬帶信號的相位同步采集，信號帶寬可達(dá)到450MHz，五路之間的A/D轉(zhuǎn)換完全同步，其可以解決射頻仿真中多個接收通道之間相位不同步問題。

附圖說明

圖1為本實用新型的流程圖；

圖2為本實用新型的ADC同步時鐘分配模塊分配流程圖。

具體實施方式

下面結(jié)合附圖和具體實施方式，進(jìn)一步闡明本實用新型，應(yīng)理解下述具體實施方式僅用于說明本實用新型而不用于限制本實用新型的范圍。

如圖1和圖2所示，一種用于數(shù)字相位干涉儀的五通道精確相位同步寬帶信號采集卡，其特征在于，包括A/D轉(zhuǎn)換單元，時鐘產(chǎn)生單元，數(shù)字信號處理單元，DDR3存儲單元以及cPCI接口控制單元；所述時鐘產(chǎn)生單元用于產(chǎn)生各個通道ADC芯片的時鐘和ADC芯片的同步時鐘，所述A/D轉(zhuǎn)換單元用于采集各個通道接收到的信號并將其轉(zhuǎn)換成相應(yīng)格式的數(shù)字信號，所述數(shù)字信號處理單元用于接收各個通道的數(shù)字信號并對其進(jìn)行相關(guān)的信號處理，所述DDR3存儲單元用于存儲一定容量的數(shù)字信號，并將數(shù)據(jù)讀出通過PCI總線傳給外部計算機進(jìn)行數(shù)據(jù)分析，所述cPCI接口控制單元用于外部計算機對整個系統(tǒng)的控制以及與外部計算機的通訊；所述時鐘產(chǎn)生單元連接各個通道A/D轉(zhuǎn)換單元，所述各個通道A/D轉(zhuǎn)換單元連接數(shù)字信號處理單元，所述數(shù)字信號處理單元分別連接DDR3存儲單元和cPCI接口控制單元。

所述A/D轉(zhuǎn)換單元采用五片12-bit、采樣率高達(dá)1 GHz 的ADC芯片ADS5400，分別為A/D轉(zhuǎn)換1（ADS5400）1、A/D轉(zhuǎn)換2（ADS5400）2、A/D轉(zhuǎn)換3（ADS5400）3、A/D轉(zhuǎn)換4（ADS5400）4、A/D轉(zhuǎn)換5（ADS5400）5。由于該芯片時鐘能達(dá)到1GHz，其采樣的模擬信號帶寬可達(dá)到450GHz。

在多通道同步采樣時，首先各個通道之間的采樣時鐘必須保持相位的一致性，否則很難保證采樣時刻的一致性。其次保證各個通道采樣后所得到的數(shù)字信號在鎖存時間上的一致性。同時保證這兩點才能達(dá)到多通道之間的同步采樣。所述時鐘產(chǎn)生單元由ADC采樣時鐘分配模塊和ADC同步時鐘分配模塊兩個模塊組成，ADC采樣時鐘分配模塊的輸入時鐘從外部灌入，經(jīng)過ADC采樣時鐘分配模塊后通過等長的傳輸線傳送給五片ADC芯片，該模塊保證五片ADC芯片采樣時刻上的一致性；ADC同步時鐘分配模塊分配五路同步信號給五片ADC芯片，該模塊保證了采樣后的四路數(shù)字信號在FPGA中鎖存時間上的一致性。

所述時鐘產(chǎn)生單元采用AD公司的AD9520芯片，該芯片可以對輸出的多路時鐘信號進(jìn)行同步，并且只對分配的時鐘附加30fs左右的抖動。

所述數(shù)字信號處理單元2由三片F(xiàn)PGA構(gòu)成，分別為FPGA1（XC5VSX95T-2FFG1136I）6、FPGA2（XC5VSX95T-2FFG1136I）7、FPGA3（XC5VSX95T-2FFG1136I）8，采用了Xilinx公司的XC5VSX95T-2FFG1136I可編程邏輯器件，通過該芯片實現(xiàn)對五路采集通道的邏輯控制以及相關(guān)的數(shù)字信號處理。

所述DDR3存儲單元由4片Micron公司的MT41J64M16構(gòu)成，DDR3 SDR AM（MT41J64M16）10，其總存儲容量為4GB。用于存儲一定容量的數(shù)字信號，后期將數(shù)據(jù)讀出并通過PCI總線9傳給外部計算機進(jìn)行數(shù)據(jù)分析。

cPCI接口控制單元主要由PLX公司的PCI9056構(gòu)成，其用于外部計算機對整個系統(tǒng)的控制以及與外部計算機的通訊。所述FPGA3（XC5VSX95T-2FFG1136I）8分別連接EPROM11和cPCI橋芯片12，所述EPROM11連接cPCI橋芯片12。

以上所述僅是本實用新型的優(yōu)選實施方式，應(yīng)當(dāng)指出，對于本技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本實用新型原理的前提下，還可以做出若干改進(jìn)和潤飾，這些改進(jìn)和潤飾也應(yīng)視為本實用新型的保護(hù)范圍。