本發(fā)明涉及測試技術，特別涉及一種溫度檢測結構。

背景技術：

隨著半導體技術不斷發(fā)展，目前半導體器件的特征尺寸已經(jīng)變得非常小，希望在二維的封裝結構中增加半導體器件的數(shù)量變得越來越困難，因此三維封裝成為一種能有效提高芯片集成度的方法。目前的三維封裝包括基于金線鍵合的芯片堆疊(Die Stacking)、封裝堆疊(Package Stacking)和基于硅通孔(Through Silicon Via，TSV)的三維堆疊。其中，利用硅通孔的三維(3D)堆疊技術具有以下三個優(yōu)點：(1)高密度集成；(2)大幅地縮短電互連的長度，從而可以很好地解決出現(xiàn)在二維系統(tǒng)級芯片(SOC)技術中的信號延遲等問題；(3)利用硅通孔技術，可以把具有不同功能的芯片(如射頻、內(nèi)存、邏輯、MEMS、圖像傳感器等)通過硅通孔互連結構集成在一起來實現(xiàn)封裝芯片的多功能。因此，所述利用硅通孔互連結構的三維堆疊技術日益成為一種較為流行的芯片封裝技術。

利用硅通孔形成的三維封裝結構由于其集成有不同功能的多個芯片，三維封裝結構在運行時的性能受到溫度的影響較大，而如何對三維封裝結構進行熱管理仍面臨較大的技術瓶頸。

技術實現(xiàn)要素：

本發(fā)明解決的問題是怎樣解決三維封裝結構的溫度監(jiān)測。

為解決上述問題，本發(fā)明提供一種溫度檢測結構，包括：

半導體襯底，所述半導體襯底內(nèi)形成有TSV互連結構；

電源電路，用于向TSV互連結構施加測試電流；

電容測試電路，用于在電源電路向TSV互連結構施加測試電流時測量TSV互連結構與半導體襯底之間的耗盡電容的電容值；

計算模塊，基于獲得的耗盡電容的電容值計算獲得的半導體襯底的溫度。

可選的，所述TSV互連結構包括位于半導體襯底中的通孔、位于通孔側壁的隔離介質(zhì)層以及位于隔離介質(zhì)層之間填充通孔的導電層。

可選的，所述導電層的材料為摻雜多晶硅或金屬。

可選的，所述介質(zhì)層的材料為二氧化硅。

可選的，所述電容測試電路包括微分電路。

可選的，所述電容測試電路包括：運算放大器、參考電容、電阻，所述運算放大器的負相輸入端與參考電容的一端電連接，參考電容的另一端與TSV互連結構電連接，所述運算放大器的正相輸入端與接地端電連接，電阻的一端與運算放大器的負相輸入端電連接，電阻的另一端與運算放大器輸出端電連接，并且運算放大器的輸出端與計算模塊電連接。

可選的，所述計算模塊包括第一計算單元和第二計算單元，所述第一計算單元基于公式Ctsv＝R*Cref*I/Vout獲得耗盡電容的電容值，其中Ctsv表示耗盡電容的電容值，R表示電阻的阻值，Cref表示參考電容的電容值，I表示測試電流的電流值，Vout表示運算放大器輸出端的電壓值；所述第二計算單元基于獲得的耗盡電容的電容值計算獲得的半導體襯底的溫度。

可選的，所述半導體襯底的溫度與耗盡電容的電容值呈對數(shù)關系。

可選的，所述第二計算單元基于公式T＝{LN[(C-a)/b]}/c進行半導體襯底的溫度的計算，其中T表示半導體襯底的溫度，C表示測量的耗盡電容的電容值，a，b，c為常數(shù)。

可選的，所述溫度檢測結構還包括選擇電路，所述選擇電路用于控制電源電路與TSV互連結構之間的連通或斷開，以及控制電容測試電路與TSV互連結構之間的連通或斷開。

可選的，所述電源電路與TSV互連結構連通時，所述電源電路向TSV互連結構施加測試電流；所述電容測試電路與TSV互連結構之間的連通時，進行電容的測量。

可選的，所述選擇電路控制所述控制電源電路與TSV互連結構之間以及 電容測試電路與TSV互連結構同時連通和斷開。

可選的，所述選擇電路包括選擇器、第一開關和第二開關，所述第一開關串聯(lián)在電源電路與TSV互連結構之間，所述第二開關串聯(lián)在電容測試電路與TSV互連結構之間，所述選擇器的輸出端分別與第一開關和第二開關的控制端連接。

可選的，所述選擇器為與非門，所述第一開關為第一PMOS晶體管，所述第二開關為第二PMOS晶體管，所述與非門的輸出端分別與第一PMOS晶體管和第二PMOS晶體管的柵極電連接。

可選的，所述半導體襯底中TSV互連結構的數(shù)量≥2個，通過選擇電路控制電源電路與不同位置的TSV互連結構之間的連通或斷開，以及控制電容測試電路與不同位置的TSV互連結構之間的連通或斷開

可選的，所述溫度檢測結構集成在三維TSV封裝結構中。

與現(xiàn)有技術相比，本發(fā)明的技術方案具有以下優(yōu)點：

本發(fā)明的溫度檢測結構，包括：半導體襯底，所述半導體襯底內(nèi)形成有TSV互連結構；電源電路，用于向TSV互連結構施加測試電流；電容測試電路，用于在電源電路向TSV互連結構施加測試電流時測量TSV互連結構與半導體襯底之間的耗盡電容的電容值；計算模塊，基于測量的耗盡電容的電容值計算獲得的半導體襯底的溫度。本發(fā)明實施例利用半導體襯底的溫度與TSV互連結構與半導體襯底之間的耗盡電容的呈對數(shù)的關系實現(xiàn)對半導體襯底溫度的實時測量，利于對芯片或者封裝結構的熱監(jiān)控和熱管理，并且方法簡單。

進一步，所述溫度檢測結構還包括選擇電路，所述選擇電路用于控制電源電路與TSV互連結構之間的連通或斷開，以及控制電容測試電路與TSV互連結構之間的連通或斷開，從而可以選擇進行溫度測量的時機。

進一步，所述半導體襯底中TSV互連結構的數(shù)量≥2個，通過選擇電路控制電源電路與不同位置的TSV互連結構之間的連通或斷開，以及控制電容測試電路與不同位置的TSV互連結構之間的連通或斷開，可以對半導體襯底的不同位置的溫度進行測量，并且無需改變溫度檢測結構的其他結構。

附圖說明

圖1為本發(fā)明一實施例溫度檢測結構的結構示意圖；

圖2為本發(fā)明實施例電容測試電路的結構示意圖。

圖3為本發(fā)明另一實施例溫度檢測結構的結構示意圖。

具體實施方式

本發(fā)明實施例中提供了一種溫度檢測結構，利用TSV互連結構對半導體襯底或者封裝結構的溫度進行實時測量，利于對芯片或者封裝結構的熱監(jiān)控和熱管理。

為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結合附圖對本發(fā)明的具體實施例做詳細的說明。在詳述本發(fā)明實施例時，為便于說明，示意圖會不依一般比例作局部放大，而且所述示意圖只是示例，其在此不應限制本發(fā)明的保護范圍。此外，在實際制作中應包含長度、寬度及深度的三維空間尺寸。

參考圖1，本發(fā)明實施例提供了一種溫度檢測結構，包括：

半導體襯底101，所述半導體襯底101內(nèi)形成有TSV互連結構10；

電源電路111，用于向TSV互連結構10施加測試電流；

電容測試電路112，用于在電源電路111向TSV互連結構10施加測試電流時測量TSV互連結構10與半導體襯底101之間耗盡電容的電容值；

計算模塊113，基于獲得的耗盡電容的電容值計算獲得的半導體襯底的溫度。

所述TSV互連結構10包括位于半導體襯底101中的通孔、位于通孔側壁的介質(zhì)層105以及位于隔離介質(zhì)層105之間填充通孔的導電層104。

所述導電層104的材料可以為摻雜的多晶硅或金屬，所述金屬可以為W、Cu或其他合適的導電金屬材料。所述隔離介質(zhì)層105的材料為二氧化硅或其他合適的隔離材料。

所述半導體襯底101的材料可以為硅(Si)、鍺(Ge)、或硅鍺(GeSi)、 碳化硅(SiC)；也可以是絕緣體上硅(SOI)，絕緣體上鍺(GOI)；或者還可以為其它的材料，例如砷化鎵等Ⅲ-Ⅴ族化合物。

所述半導體襯底101上還形成有半導體器件，所述半導體器件可以為晶體管、傳感器、電感或電容等。

本實施例中TSV互連結構10是用于溫度測試，所述半導體襯底101中還形成有用于互連的TSV互連結構，所述用于互連的TSV互連結構一端與半導體器件電連接，另一端與其他半導體襯底上的電路電連接，以形成三維的封裝結構。

所述半導體襯底101表面上還形成有介質(zhì)層。所述介質(zhì)層可以為單層或多層(≥2層)，所述介質(zhì)層中形成有將半導體器件互連的金屬互連結構，所述金屬互連結構包括金屬互連線和與金屬互連線連接的金屬插塞。

本實施例中，所述TSV互連結構10兩側的半導體襯底內(nèi)形成有摻雜區(qū)107，所述摻雜區(qū)107的摻雜類型與阱區(qū)的摻雜類型相同，本實施中所述半導體襯底內(nèi)形成有P型阱區(qū)，所述摻雜區(qū)107的摻雜類型為P型，所述摻雜區(qū)107的作用是將半導體襯底101接地。

所述半導體襯底101上具有第一介質(zhì)層102和位于第一介質(zhì)層102上的第二介質(zhì)層103，所述第一介質(zhì)層102中具有與摻雜區(qū)107連接的金屬插塞106，所述第二介質(zhì)層103中形成有金屬層，部分金屬層與金屬插塞連接，部分金屬層與TSV互連結構中的導電層104連接。

電源電路111，用于向TSV互連結構10施加測試電流I，電源電路111的一端與TSV互連結構10電連接。

所述電容測試電路112在電源電路111向TSV互連結構10施加測試電流時測量TSV互連結構10與半導體襯底101之間耗盡電容的電容值。電容測試電路112的一端與TSV互連結構10電連接。

研究發(fā)現(xiàn)，電源電路111向TSV互連結構10施加測試電流I時，TSV互連結構10端的電壓(Vtsv)與時間t呈線性函數(shù),線性函數(shù)的斜率為I/Ctsv，Ctsv為TSV互連結構11與半導體襯底101之間的耗盡電容值，也就是說，在進行測試時滿足式(1)：d(Vtsv)/dt＝I/Ctsv。

在一實施例中，所述電容測試電路112包括微分電路，所述電容測試電路112包括：運算放大器A、參考電容Cr、電阻R，所述運算放大器A的負相輸入端與參考電容Cr的一端電連接，參考電容Cr的另一端與TSV互連結構電連接，所述運算放大器A的正相輸入端與接地端GND電連接，電阻R的一端與運算放大器A的負相輸入端電連接，電阻R的另一端與運算放大器A輸出端電連接，并且運算放大器A的輸出端還與計算模塊電連接。

根據(jù)上述微分電路，可以得到公式(2)：Vout＝R*Cref*d(Vtsv)/dt，其中Ctsv表示耗盡電容的電容值，R表示電阻的阻值，Cref表示參考電容的電容值，I表示測試電流的電流值，Vout表示運算放大器輸出端的電壓值。

將公式(1)代入公式(2)，得到公式(3)：Vout＝R*Cref*I/Ctsv。對公式(3)進行變化可以得到：Ctsv＝R*Cref*I/Vout。

所述計算模塊113包括第一計算單元和第二計算單元，所述第一計算單元基于公式Ctsv＝R*Cref*I/Vout獲得耗盡電容的電容值，其中Ctsv表示耗盡電容的電容值，R表示電阻的阻值，Cref表示參考電容的電容值，I表示測試電流的電流值，Vout表示運算放大器輸出端的電壓值。

需要說明的是，在其他實施例中，可以采用其他合適的電容測試電路進行耗盡電容的測量。

進一步研究發(fā)現(xiàn)，半導體襯底101的溫度與TSV互連結構11與半導體襯底101之間的耗盡電容呈對數(shù)關系變化，即半導體襯底溫度升高時，半導體襯底101的溫度與TSV互連結構11與半導體襯底101之間的耗盡電容會增大，本發(fā)明實施例中利用該對數(shù)關系來測量半導體襯底的溫度值。在具體的實施例中，所述半導體襯底101的溫度與TSV互連結構11與半導體襯底101之間的耗盡電容值呈以e為底對數(shù)關系(Ln)變化。

所述半導體襯底101的溫度與TSV互連結構11與半導體襯底101之間的耗盡電容值滿足公式T＝{LN[(C-a)/b]}/c，其中T表示半導體襯底的溫度，C表示測量的耗盡電容的電容值，a，b，c為常數(shù)。a，b，c與TSV互連結構的材料、形成工藝以及尺寸等因素相關。

在一實施例中，所述測試電流I的大小0.1uA to 1mA，以保證在測試時 TSV互連結構11與半導體襯底之間形成耗盡層，從而可以測量TSV互連結構11與半導體襯底101之間的耗盡電容的電容值。

在一實施例具體的實施例中，半導體襯底101的溫度與TSV互連結構11與半導體襯底101之間的耗盡電容值滿足公式：

T＝{LN[(C-1.18)/0.0143]}/0.0169，其中T表示半導體襯底的溫度，C表示測量的耗盡電容的電容值。

所述計算模塊113中的第二計算單元基于公式T＝{LN[(C-a)/b]}/c進行半導體襯底的溫度的計算，其中T表示半導體襯底的溫度，C表示測量的耗盡電容的電容值。

在一實施例中，所述溫度檢測結構還可以包括選擇電路120，所述選擇電路120用于控制電源電路111與TSV互連結構10之間的連通或斷開，以及控制電容測試電路112與TSV互連結構10之間的連通或斷開。所述電源電路與TSV互連結構連通時，所述電源電路向TSV互連結構施加測試電流，相反，當斷開時不施加測試電流；所述電容測試電路與TSV互連結構之間的連通時，進行電容的測量，相反，當斷開時不進行電容的測試，通過選擇電路可以選擇性的進行溫度的測試或進行溫度的測試。

需要說明的是，在其他實施例中，所述用于溫度測試的TSV互連結構10也可以作為互連結構應用于電路中，當該TSV互連結構10用于作為互連結構將兩個器件連通時，不進行溫度的測量，選擇電路120控制電源電路111和電容測試電路112與TSV互連結構10之間斷開；當TSV互連結構10不需要連通兩個器件時，進行溫度測試時，選擇電路控制電源電路111和電容測試電路112與TSV互連結構10之間連通。

所述選擇電路120控制所述控制電源電路111與TSV互連結構10之間以及電容測試電路112與TSV互連結構同時連通和斷開。

所述選擇電路120包括選擇器110、第一開關116和第二開關115，所述第一開關116串聯(lián)在電源電路111與TSV互連結構10之間，所述第二開關115串聯(lián)在電容測試電路112與TSV互連結構10之間，所述選擇器110的輸出端分別與第一開關116和第二開關115的控制端連接。

在一實施例中，所述選擇器110為與非門，所述第一開關116為第一PMOS晶體管，所述第二開關115為第二PMOS晶體管，所述與非門的輸出端分別與第一PMOS晶體管和第二PMOS晶體管的柵極電連接。

上述電路在工作時，與非門輸入兩高電平，相應輸出低電平，低電平施加在第一PMOS晶體管和第二PMOS晶體管的柵極時，第一PMOS晶體管和第二PMOS晶體管打開，使得電源電路111與TSV互連結構10之間導通向TSV互連結構10施加測試電流I，同時電容測試電路112與TSV互連結構10之間導通，進行電容的測試。

需要說明的是，在其他實施例中，所述選擇器110可以為其他類型的電路或芯片，所述第一開關和第二開關也可以為其他類型的電路或器件。

需要說明的是，前述選擇電路、電源電路、電容測試電路以及計算模塊可以集成在半導體襯底101中或者集成在3維封裝結構中的其他襯底中。

在本發(fā)明的其他實施例中，請參考圖3，所述半導體襯底101中TSV互連結構的數(shù)量≥2個，通過選擇電路120控制電源電路111與不同位置的TSV互連結構之間的連通或斷開，以及控制電容測試電路112與不同位置的TSV互連結構之間的連通或斷開。

通過設置多個TSV互連結構和選擇電路可以對半導體襯底101的不同位置的溫度進行測量，并且無需改變溫度檢測結構的其他結構。

圖3中以兩個TSV互連結構作為示例，包括第一TSV互連結構11和第二TSV互連結構12，第一TSV互連結構11和第二TSV互連結構12位于半導體襯底101的不同位置，選擇電路120可以控制電源電路111與第一TSV互連結構11或第二TSV互連結構12的連通或斷開，以及控制電容測試電路112與第一TSV互連結構11或第二TSV互連結構12的連通或斷開，即通過選擇電路可以選擇不同位置的TSV互連結構進行溫度測試。

第一TSV互連結構11和第二TSV互連結構12的結構請參考前述介紹，在此不再贅述。

所述選擇電路120包括選擇器210、第一開關126、第二開關125、第三開光216和第四開關215，所述選擇器210用于輸出至少兩個選擇信號(至少 包括第一選擇信號和第二選擇信號)，所述第一開關126串聯(lián)在電源電路111與第一TSV互連結構11之間，所述第二開關125串聯(lián)在電容測試電路112與第一TSV互連結構11之間，所述選擇器110輸出的第一選擇信號分別與第一開關116和第二開關115的控制端連接，通過第一選擇信號控制第一開關116和第二開關115的閉合或斷開，從而使得電源電路111與第一TSV互連結構11導通或斷開，以及使得電容測試電路112與第一TSV互連結構11導通或斷開；所述第三開關216串聯(lián)在電源電路111與第二TSV互連結構12之間，所述第四開關215串聯(lián)在電容測試電路112與第二TSV互連結構12之間，所述選擇器110輸出的第二選擇信號分別與第三開關216和第四開關215的控制端連接，通過第二選擇信號控制第三開關216和第四開關215的閉合或斷開，從而使得電源電路111與第二TSV互連結構12導通或斷開，以及使得電容測試電路112與第二TSV互連結構12導通或斷開。

雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領域技術人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護范圍應當以權利要求所限定的范圍為準。