一種基于dsp的高階調(diào)制信號發(fā)生器的制造方法
【專利摘要】本實用新型公開了一種基于DSP的高階調(diào)制信號發(fā)生器，包括DSP處理模塊、時鐘模塊、SDRAM模塊、CPLD模塊、D/A轉(zhuǎn)換模塊和輸出模塊；其中，時鐘模塊、CPLD模塊、SDRAM模塊分別與DSP處理模塊連接，CPLD模塊與時鐘模塊連接，SDRAM模塊、CPLD模塊、D/A轉(zhuǎn)換模塊、輸出模塊依次順序連接。還包括串口通信模塊和上位機，其中上位機通過串口通信模塊與DSP處理模塊連接，串口通信模塊與時鐘模塊連接。本實用新型具有抗干擾能力強、穩(wěn)定性好、熱插拔、即插即用、易擴展、高速傳輸、人機交互等特點。
【專利說明】一種基于DSP的高階調(diào)制信號發(fā)生器

【技術(shù)領(lǐng)域】
[0001]本實用新型涉及信號發(fā)生器，特別是一種基于DSP的高階調(diào)制信號發(fā)生器。

【背景技術(shù)】
[0002]信號發(fā)生器在生產(chǎn)實踐和科技領(lǐng)域中有著廣泛的應(yīng)用，傳統(tǒng)的低階數(shù)字調(diào)制信號發(fā)生器存在許多不足:頻譜利用率低、傳輸帶寬外輻射嚴重、抗干擾性能差等。隨著科技的發(fā)展，人們之間的通信越來越頻繁，對數(shù)據(jù)傳輸?shù)男枨罅恐鸩皆黾?，對傳輸速率的要求越來越高。在高速?shù)據(jù)傳輸通信系統(tǒng)中，提高頻帶利用率最有效的方法就是提高調(diào)制階數(shù)，然而隨著階數(shù)的增加使得信號抗干擾能力下降。
[0003]目前，大多數(shù)信號發(fā)生器都是采用微控制單元和直接數(shù)字頻率合成單元(MicroControl Unit + Direct Digital Synthesizer, MCU+DDS,)的形式設(shè)計，這樣的設(shè)計人機交互不方便而且不靈活。用FPGA設(shè)計的信號發(fā)生器具有靈活的頻率控制和極快的頻率切換速度，但僅使用FPGA進行高階調(diào)制信號設(shè)計，由于其沒有指令系統(tǒng)，同樣能力有限，而且實時性也不好，硬件開發(fā)周期長，不易擴展。如何克服現(xiàn)有技術(shù)的不足已成為現(xiàn)有信號發(fā)生器領(lǐng)域亟待解決的重點難題。


【發(fā)明內(nèi)容】

[0004]本實用新型所要解決的技術(shù)問題是克服現(xiàn)有技術(shù)的不足，而提供一種基于DSP的高階調(diào)制信號發(fā)生器，本實用新型抗干擾能力強、穩(wěn)定性好、硬件電路易于實現(xiàn)、結(jié)構(gòu)簡單且成本低。
[0005]本實用新型為解決上述技術(shù)問題采用以下技術(shù)方案:
[0006]根據(jù)本實用新型提出的一種基于DSP的高階調(diào)制信號發(fā)生器，包括DSP處理模塊、時鐘模塊、SDRAM模塊、CPLD模塊、D/Α轉(zhuǎn)換模塊和輸出模塊；
[0007]其中，時鐘模塊、CPLD模塊、SDRAM模塊分別與DSP處理模塊連接，CPLD模塊與時鐘模塊連接，SDRAM模塊、CPLD模塊、D/Α轉(zhuǎn)換模塊、輸出模塊依次順序連接。
[0008]作為本實用新型的一種基于DSP的高階調(diào)制信號發(fā)生器的進一步優(yōu)化的方案，還包括串口通信模塊和上位機，其中上位機通過串口通信模塊與DSP處理模塊連接，串口通信模塊與時鐘模塊連接。
[0009]作為本實用新型的一種基于DSP的高階調(diào)制信號發(fā)生器的進一步優(yōu)化的方案，所述時鐘模塊包括有源晶振、第一晶振和第二晶振；其中有源晶振與CPLD模塊連接，第一晶振與DSP處理模塊連接，第二晶振與串口通信模塊連接。
[0010]作為本實用新型的一種基于DSP的高階調(diào)制信號發(fā)生器的進一步優(yōu)化的方案，所述有源晶振為50MHz的有源晶振，第一晶振和第_■晶振均為12MHz的晶振。
[0011]作為本實用新型的一種基于DSP的高階調(diào)制信號發(fā)生器的進一步優(yōu)化的方案，所述D/Α轉(zhuǎn)換模塊包括D/Α數(shù)模轉(zhuǎn)換芯片、放大電路、電壓反轉(zhuǎn)電路；其中D/Α數(shù)模轉(zhuǎn)換芯片輸出接放大電路，電壓反轉(zhuǎn)電路為放大電路提供參考電壓。
[0012]作為本實用新型的一種基于DSP的高階調(diào)制信號發(fā)生器的進一步優(yōu)化的方案，所述D/Α數(shù)模轉(zhuǎn)換芯片的型號為DAC900E，放大電路采用型號為0PA690的運放芯片，電壓反轉(zhuǎn)電路采用型號為TPS60403的芯片。
[0013]作為本實用新型的一種基于DSP的高階調(diào)制信號發(fā)生器的進一步優(yōu)化的方案，所述串口通信模塊包括異步傳輸標準接口 RS-232、MAX232單電源電平轉(zhuǎn)換芯片和TL16C550異步通信芯片，異步傳輸標準接口 RS-232通過MAX232單電源電平轉(zhuǎn)換芯片接入TL16C550異步通信芯片。
[0014]作為本實用新型的一種基于DSP的高階調(diào)制信號發(fā)生器的進一步優(yōu)化的方案，所述CPLD模塊采用Altera公司的EMP240T100C5芯片，DSP處理模塊采用TI公司的TMS320VC5509 芯片，SDRAM 模塊采用 HY57V561620 芯片。
[0015]作為本實用新型的一種基于DSP的高階調(diào)制信號發(fā)生器的進一步優(yōu)化的方案，所述上位機為PC機。
[0016]本實用新型采用以上技術(shù)方案與現(xiàn)有技術(shù)相比，具有以下技術(shù)效果:本實用新型的載波是通過CPLD芯片EPM240T100C5設(shè)計直接頻率合成模塊，將一個周期的正弦信號的相位值存儲到SDRAM模塊中，這樣避免了由外部輸入造成的誤差和干擾而且硬件電路結(jié)構(gòu)變得更加簡單；DSP處理模塊讀取SDRAM模塊中的數(shù)據(jù)進行數(shù)字信號調(diào)制處理，DSP處理模塊將調(diào)制后的數(shù)字信號數(shù)據(jù)寫入SDRAM模塊中，同時通過串口通信模塊發(fā)送給上位機在界面上顯示星座圖和波形圖以觀測數(shù)字信號的效果；CPLD模塊將調(diào)制后的基帶數(shù)字信號進行上變頻并通過D/Α轉(zhuǎn)換模塊輸出，本實用新型能實時發(fā)送64QAM、64QPSK、128QAM、256QAM，抗干擾能力強、穩(wěn)定性好、研發(fā)周期短且硬件電路易于實現(xiàn)；本實用新型兼具熱插拔、即插即用、易擴展、高速傳輸、人機交互、結(jié)構(gòu)簡單且成本低等特點。

【專利附圖】

【附圖說明】
[0017]圖1為本實用新型的結(jié)構(gòu)圖。
[0018]圖2為本實用新型的整體架構(gòu)示意圖。
[0019]圖3為CPLD模塊中的電路圖，(a)為EMP240T100C5芯片的引腳圖，(b)為CPLD模塊的JTAG 口。
[0020]圖4為CPLD時鐘模塊電路圖。
[0021 ] 圖5為TMS320VC5509芯片的引腳圖。
[0022]圖6為DSP時鐘模塊電路圖。
[0023]圖7為DSP復(fù)位電路電路圖。
[0024]圖8為HY57V561620芯片的引腳圖。
[0025]圖9為DAC900E D/Α數(shù)模轉(zhuǎn)換芯片電路圖。
[0026]圖10為串口通信模塊電路圖:(a)是9引腳的異步傳輸標準接口 RS-232，(b)是美信(MAXM)公司為RS-232標準串口設(shè)計的單電源電平轉(zhuǎn)換芯片MAX232，(c)是串口通信模塊的晶振電路，(d)是使用SC16C550B芯片的通用異步接收/發(fā)送器(UART)。
[0027]圖11為電源模塊:(a)是系統(tǒng)電源模塊，(b)是給放大器提供參考電壓的電源模塊。

【具體實施方式】
[0028]下面結(jié)合附圖對本實用新型的技術(shù)方案做進一步的詳細說明:
[0029]一種基于DSP的高階調(diào)制信號發(fā)生器，包括DSP處理模塊、時鐘模塊、SDRAM模塊、CPLD模塊、D/Α轉(zhuǎn)換模塊和輸出模塊；其中，時鐘模塊、CPLD模塊、SDRAM模塊分別與DSP處理模塊連接，CPLD模塊與時鐘模塊連接，SDRAM模塊、CPLD模塊、D/Α轉(zhuǎn)換模塊、輸出模塊依次順序連接。還包括串口通信模塊和上位機，其中上位機通過串口通信模塊與DSP處理模塊連接，串口通信模塊與時鐘模塊連接。
[0030]時鐘模塊包括有源晶振、第一晶振和第二晶振；其中有源晶振與CPLD模塊連接，第一晶振與DSP處理模塊連接，第二晶振與串口通信模塊連接。有源晶振為50MHz的有源晶振，第一晶振和第二晶振均為12MHz的晶振。D/Α轉(zhuǎn)換模塊包括D/Α數(shù)模轉(zhuǎn)換芯片、放大電路、電壓反轉(zhuǎn)電路；其中D/Α數(shù)模轉(zhuǎn)換芯片輸出接放大電路，電壓反轉(zhuǎn)電路為放大電路提供參考電壓。D/Α數(shù)模轉(zhuǎn)換芯片的型號為DAC900E，放大電路采用型號為0PA690的運放芯片，電壓反轉(zhuǎn)電路采用型號為TPS60403的芯片。串口通信模塊包括異步傳輸標準接口RS-232.MAX232單電源電平轉(zhuǎn)換芯片和TL16C550異步通信芯片，異步傳輸標準接口 RS-232通過MAX232單電源電平轉(zhuǎn)換芯片接入TL16C550異步通信芯片。CPLD模塊采用Altera公司的EMP240T100C5芯片。DSP處理模塊采用TI公司的TMS320VC5509芯片。SDRAM模塊采用HY57V561620芯片。上位機為PC機。
[0031]如圖1所示為本實用新型的一種基于DSP的高階調(diào)制信號發(fā)生器，包括:時鐘模塊、DSP處理模塊、CPLD模塊、SDRAM模塊、串口通信模塊、D/Α轉(zhuǎn)換模塊以及上位機模塊。其中，時鐘模塊分三塊，分別為DSP處理模塊、CPLD模塊以及串口模塊提供時鐘源；CPLD模塊包含上變頻、DSP的I/O引腳擴展以及對D/Α轉(zhuǎn)換模塊的控制；D/A轉(zhuǎn)換模塊包含DAC900ED/Α數(shù)模轉(zhuǎn)換芯片，放大電路采用0PA690芯片，電壓反轉(zhuǎn)電路采用TPS60403芯片；串口通信模塊包含9引腳的異步傳輸標準接口 RS-232以及美信(MAXIM)公司為RS-232標準串口設(shè)計的單電源電平轉(zhuǎn)換芯片MAX232以及通用異步接收/發(fā)送器(UART)。上位機為PC機。
[0032]圖2為本實用新型的整體架構(gòu)示意圖，為實現(xiàn)高階數(shù)字信號的調(diào)制，采用CPLD模塊設(shè)計直接頻率合成模塊(DDS)，DDS產(chǎn)生的正弦相位值存儲到SDRAM模塊中，DSP芯片的數(shù)據(jù)線和地址線與CPLD芯片相連，在CPLD模塊中通過地址譯碼的方式擴展DSP處理模塊的I/O引腳，以及將與CPLD模塊相連的外部器件設(shè)置成DSP處理模塊的寄存器形式。DSP處理模塊讀取SDRAM模塊中的正弦相位，作為調(diào)制處理中的載波，調(diào)制后的基帶信號發(fā)送給CPLD模塊，在CPLD模塊中進行上變頻，并輸送給D/Α轉(zhuǎn)換模塊通過BNC接口接到示波器上，以實時觀察結(jié)果。DSP處理模塊同時也將調(diào)制后的數(shù)字基帶信號通過串口通信模塊發(fā)送給PC機，在PC機上顯示波形圖和星座圖。本實用新型的DSP處理模塊讀取SDRAM模塊中的數(shù)據(jù)進行數(shù)字調(diào)制處理，該數(shù)字調(diào)制處理是采用常規(guī)現(xiàn)有方法，在本實施例當中不再敘說本領(lǐng)域人員均熟知的此處理方法，這個數(shù)字調(diào)制處理方法本身不屬于實用新型保護客體，該方法為本領(lǐng)域普通技術(shù)人員不需要花費創(chuàng)造性勞動即可獲知的技術(shù)，本實用新型的各個模塊各自是現(xiàn)有技術(shù)硬件模塊。本實用新型保護的是利用現(xiàn)有模塊設(shè)計成高階數(shù)字信號發(fā)生器，這種模塊間組合關(guān)系及連接關(guān)系，不涉及軟件的內(nèi)容，故仍屬于實用新型的保護客體。
[0033]圖3為CPLD模塊中的電路圖，Ca)為EMP240T100C5芯片的引腳圖，(b)為CPLD模塊的JTAG 口。圖3中的(a)中EMP240T100C5芯片的第I腳連接圖10中的(d)所示SC16C550B芯片的第11引腳即片選引腳CS2，EMP240T100C5芯片的第3腳連接SC16C550B的第23引腳即發(fā)送準備引腳TXRDY，EMP240T100C5芯片的第5腳接SC16C550B芯片的第35引腳即復(fù)位引腳RESET, EMP240T100C5芯片的第9、13、31、45、59、63、80、93引腳接+3.3V的數(shù)字電源，EMP240T100C5 芯片的第 10、11、32、46、60、65、79、92 腳接數(shù)字地，EMP240T100C5芯片的第12腳接圖4所示CPLD時鐘電路有源晶振的3腳，EMP240T100C5芯片的第17腳連接SC16C550B芯片的第29腳即接收準備引腳RXRDY，EMP240T100C5芯片的第19、21、23弓丨腳分別接SC16C550B芯片的第26、27、28腳即A2、A1、A0引腳，EMP240T100C5芯片的第25、28、29、30引腳接圖3中的(b)所示CPLD模塊的JTAG 口，EMP240T100C5芯片的第26、27引腳接SC16C550B芯片9、16腳即讀片選1R和寫片選1ff, EMP240T100C5芯片的第36、39、40、41、42、43、47、48、49、50 分別接圖 9 所示 DAC900ED/A 數(shù)模轉(zhuǎn)換芯片的 1、2、3、4、5、6、7、
8、9、10引腳即數(shù)據(jù)引腳，EMP240T100C5芯片的第38腳接DAC900ED/A數(shù)模轉(zhuǎn)換芯片的第28腳即數(shù)模轉(zhuǎn)芯片的時鐘引腳，EMP240T100C5芯片的第68、69、70、71、72、73、74、75引腳接圖5所示TMS320VC5509A芯片的55、54、52、51、50、48、47、46引腳即DSP的低8位地址線，EMP240T100C5 芯片的第 77、78、81、82 引腳分別接TMS320VC5509A芯片的 21、22、23、25 引腳即CE空間片選引腳，EMP240T100C5芯片的第83、84、85、86、87引腳分別接TMS320VC5509A芯片的15、16、17、19、20腳即時鐘輸出引腳0^0^\異步就緒引腳41?￥、異步輸出使能4(?、異步寫選通引腳AWE、異步讀選通引腳ARE，EMP240T100C5芯片的第88、89、90、91、92、95、96,97 腳接 TMS320VC5509A 芯片的 57、58、59、61、62、63、65、66 引腳即數(shù)據(jù)引腳。
[0034]圖4為CPLD的時鐘模塊電路，采用的是50MHz的有源晶振，其中I腳懸空，2腳接地，三腳接EPM240T100C5芯片的第12引腳，4腳接+3.3V數(shù)字電源。
[0035]圖5 為 TMS320VC5509A 芯片的引腳圖，TMS320VC5509A 芯片的第 85、82、81、86、84,79,80 引腳接 JTAG 口，以連接 PC 下載程序；TMS320VC5509A 芯片的第 93、94、96、97、99、91為TMS320VC5509A的外部中斷，其中91腳是復(fù)位引腳；TMS320VC5509A芯片的第12、10、
9、143、142、141、6引腳是 TMS320VC5509A 的通用 I/O 接口即 GP100、GP1U GP102、GP103、GP104、GP105、GP106 ；TMS320VC5509A 芯片的第 101 腳是 XF ；TMS320VC5509A 芯片的第 3、4、2 為 TMS320VC5509A 的 USB 接口 ；TMS320VC5509A 芯片的第 105、106 是 TMS320VC5509A 內(nèi)部自帶 10 位 Α/D 輸入引腳；TMS320VC5509A 芯片的第 18、29、41、68、78、83、95、118、132、30、53、87、110、109 為 DSP 的+1.8V 核電壓輸入引腳；TMS320VC5509A 芯片的第 1、7、11、33、36、37、45、60、64、73、92、100、102、113、114、115、122、138、144、103、108 引腳是 TMS320VC5509A芯片的數(shù)字地引腳；TMS320VC5509A 芯片的第 104、107、5、8、24、49、56、72、88、98、126、139引腳是TMS320VC5509A芯片的+3.3V數(shù)字電源引腳；TMS320VC5509A芯片的第137、135、136、134、131、133 引腳是 TMS320VC5509A 芯片的多通道緩沖串口 MCBSPO ；TMS320VC5509A芯片的第130、128、129、124、127、125引腳是TMS320VC5509A芯片的多通道緩沖串口MCBSPl ；TMS320VC5509A 芯片的第 123、130、121、116、119、117 引腳是 TMS320VC5509A 芯片的多通道緩沖串口 MCBSP2 ；TMS320VC5509A芯片的第89、90引腳是TMS320VC5509A的I2C接口 ；TMS320VC5509A芯片的第111、112是TMS320VC5509A芯片的實時時鐘引腳；TMS320VC5509A芯片的第140、15是TMS320VC5509A芯片的時鐘輸出弓丨腳和定時器輸出弓I腳；TMS320VC5509A芯片的第13、14為TMS320VC5509A芯片的時鐘輸入引腳由外部12HMz晶振電路提供；TMS320VC5509A 芯片的第 55、54、52、51、50、48、47、46、44、43、42、40、39、38引腳是TMS320VC5509A芯片的地址線，其中第55、54、52、51、50、48、47、46引腳接CPLD芯片EPM240T100C5 的第 68、69、70、71、72、73、74、75 引腳，TMS320VC5509A 芯片的第 55、54、52、51、50、48、47、46、44、43、42、40、39、38 接圖 8 所示 SDRAM 芯片 HY57V641620 的 23、24、25、26、29、30、31、32、33、34、35、20、21 引腳，其中 TMS320VC5509A 芯片的 55、54、52、51、50、48、47、46、44、43、42、40、39、38為地址線，39、38引腳是存儲器選擇引腳，第16、17、19、20、21、22、23、25、26、27、34、28、32、35、31 是 TMS320VC5509A 芯片的控制總線引腳，其中，第 16、17、19、20 為異步接口 AOE、AWE、ARE、ARDY，分別接 CPLD 芯片 EPM240T100C5 的第 83、84、85、86 引腳，TMS320VC5509A芯片的第21、22、23、25為TMS320VC5509A的CE空間片選引腳，接CPLD芯片EPM240T100C5 的第 77、78、81、82 引腳，第 21 引腳接 SDRAM 芯片 HY57V641620 的 19 引腳，TMS320VC5509A 芯片的第 26、27 引腳為 TMS320VC5509A 的 byte 使能引腳，TMS320VC5509A芯片的第34、28、32、35、31為SDRAM片選引腳，分別接SDRAM芯片HY57V641620的34、16、17、18、38 腳；TMS320VC5509A 芯片的第 57、58、59、61、62、63、65、66、67、69、70、71、74、75、76、77引腳是TMS320VC5509A芯片的數(shù)據(jù)引腳DO-D15，其低8位引腳分別接CPLD芯片EPM240T100C5 的第 97、96、95、92、91、90、89、88 引腳和串口模塊的 SC16C550B 芯片的 43、44、45、46、47、2、3、4 引腳。
[0036]圖6為DSP時鐘模塊電路圖，采用12M的晶振電路提供DSP處理模塊所需的時鐘信號，12M晶振兩端分別接TMS320VC5509A芯片的第13、14引腳，圖7為DSP復(fù)位電路，采用SP708R復(fù)位芯片，它包含一個上電復(fù)位模塊、一個看門狗定時器、一個供電失敗比較器以及一個手動復(fù)位輸入模塊。I腳接按鈕開關(guān)，3、4腳接地，2腳接電源，7腳接TMS320VC5509A芯片的第91腳。
[0037]圖8為HY57V561620芯片的引腳圖，SDRAM芯片是Hynix公司的HY57V641620芯片，它是4Μχ 16bit外部存儲器。其中HY57V641620芯片的第23、24、25、26、29、30、31、32、33、34、22、35、20、21 引腳為地址線，接 TMS320VC5509A 芯片的 54、52、51、50、48、47、46、44、43、42、35、40、39、38 引腳；HY57V641620 芯片的第 19、16、17、18、38 分別為片選引腳 CS，SDRAM寫使能引腳SDWE，SDRAM列選通引腳SDCAS，SDRAM行選通引腳SDRAS以及SDRAM的存儲器時鐘引腳CLKMEM ;HY57V641620芯片的第1、14、27、3、9、43、49引腳為SDRAM的+3.3V數(shù)字電源輸入引腳；HY57V641620芯片的第54、28、41、6、12、46、52引腳為SDRAM的數(shù)字地；HY57V641620 芯片的第 2、4、5、7、8、10、11、13、42、44、45、47、48、50、51、53 引腳接TMS320VC5509A 的數(shù)據(jù)總線引腳 57、58、59、61、62、63、65、66、67、69、70、71、74、75、76、77 引腳。
[0038]圖9為DAC900E D/Α數(shù)模轉(zhuǎn)換芯片電路圖，其中的D/Α轉(zhuǎn)換芯片采用的是1bit的高速數(shù)模轉(zhuǎn)換芯片DAC900E，運放電路采用的芯片是0PA690芯片。其中DAC900E芯片第1、2、3、4、5、6、7、8、9、10 為并行數(shù)據(jù)輸入引腳，接 CPLD 芯片 EPM240T100C5 的 36、39、40、41、42、43、47、48、49、50 ;DAC900E芯片的第28引腳為時鐘引腳，輸入時鐘用CPLD分頻得到，DAC900E芯片的時鐘輸入引腳為28腳接CPLD芯片EPM240T100C5的38腳；DAC900E芯片的第27腳接+3.3V數(shù)字電源；DAC900E芯片的第26腳接數(shù)字地；DAC900E芯片的第24腳為參考電壓，這里接+5V模擬電壓；DAC900E芯片的第23、20、17引腳通過104貼片電容接地；DAC900E芯片第22、21為模擬信號輸出引腳，其中22引腳為正極性輸出接0PA690的第3腳，DAC900E芯片21為負極性輸出接0PA690的第2腳；0PA690芯片的2、3引腳為信號的輸入引腳，7腳為+5V電源供電；4腳為-5V電源供電；6腳為放大后的輸出信號，這里能將DAC900E輸出的* IV的電壓放大到* 4V ;輸出的信號通過BNC接口可以連接到示波器上顯
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[0039]圖10為串口通信模塊電路，其中圖10中的(a)是9引腳的異步傳輸標準接口RS-232，用于連接發(fā)送和接收數(shù)據(jù)兩端；圖10中的(b)是美信(MAXM)公司為RS-232標準串口設(shè)計的單電源電平轉(zhuǎn)換芯片MAX232，用于電平轉(zhuǎn)換，圖10中的(c)是串口通信模塊的晶振電路，圖10中的(d)是通用異步接收/發(fā)送器(UART)，這里使用的是SC16C550B芯片。其中RS232的第5針接數(shù)字地；第4針接MAX232的第8腳；第8針接MAX232的第7腳；第3針接MAX232的13腳；第2針接MAX232的第14腳；MAX232芯片的第1、3腳接104貼片電容;第4、5腳接104貼片電容；第13、8、14、7分別接RS232的第4、8、3、2針；第11、10、12、9腳接 SC16C550B 的第 8、7、32、38 腳；SC16C550 芯片的第 43、44、45、46、47、2、3、4 為數(shù)據(jù)引腳接 CPLD 芯片 EPM240T100C5 的 68、69、70、71、72、73、74、75 引腳?’第 19、16、35、26、27、28 分別接 CPLD 芯片 EPM240T100C5 的 5、19、21、23、26、27 引腳；第 15、16 引腳接 11.0592M 晶振的時鐘電路；第 29、23、30、11 接 CPLD 芯片 EPM240T100C5 的第 3、17、15、1 引腳；第 18、20、17,24引腳接+3.3V數(shù)字電源；第10、9接數(shù)字地。
[0040]圖11為電源模塊，圖11中的(a)是系統(tǒng)電源模塊，主要給整個系統(tǒng)提供電壓，其中主要分+3.3V數(shù)字電源采用SPXl 117-3.3V轉(zhuǎn)換芯片、+1.8V數(shù)字電源采用SPXl 117-1.8V轉(zhuǎn)換芯片、+3.3V模擬電源采用SPXl 117-3.3V轉(zhuǎn)換芯片、+5V模擬電壓；圖11中的(b)是給放大器提供參考電壓的電源模塊，由兩塊電壓反轉(zhuǎn)芯片TPS60403轉(zhuǎn)換的-5V模擬電壓；其中，電源的數(shù)字地和模擬地采用磁珠一點接地的方式相連。
[0041]以上實施例僅為說明本實用新型的技術(shù)思想，不能為此限定本實用新型的保護范圍，凡是按照本實用新型提出的技術(shù)思想，在技術(shù)方案基礎(chǔ)上所做的任何改動，均落入本實用新型保護范圍之內(nèi)。
【權(quán)利要求】
1.一種基于DSP的高階調(diào)制信號發(fā)生器，其特征在于，包括DSP處理模塊、時鐘模塊、SDRAM模塊、CPLD模塊、D/Α轉(zhuǎn)換模塊和輸出模塊； 其中，時鐘模塊、CPLD模塊、SDRAM模塊分別與DSP處理模塊連接，CPLD模塊與時鐘模塊連接，SDRAM模塊、CPLD模塊、D/Α轉(zhuǎn)換模塊、輸出模塊依次順序連接。
2.根據(jù)權(quán)利要求1所述的一種基于DSP的高階調(diào)制信號發(fā)生器，其特征在于，還包括串口通信模塊和上位機，其中上位機通過串口通信模塊與DSP處理模塊連接，串口通信模塊與時鐘模塊連接。
3.根據(jù)權(quán)利要求1或2所述的一種基于DSP的高階調(diào)制信號發(fā)生器，其特征在于，所述時鐘模塊包括有源晶振、第一晶振和第二晶振；其中有源晶振與CPLD模塊連接，第一晶振與DSP處理模塊連接，第二晶振與串口通信模塊連接。
4.根據(jù)權(quán)利要求3所述的一種基于DSP的高階調(diào)制信號發(fā)生器，其特征在于，所述有源晶振為50MHz的有源晶振，第一晶振和第_■晶振均為12MHz的晶振。
5.根據(jù)權(quán)利要求1所述的一種基于DSP的高階調(diào)制信號發(fā)生器，其特征在于，所述D/A轉(zhuǎn)換模塊包括D/Α數(shù)模轉(zhuǎn)換芯片、放大電路、電壓反轉(zhuǎn)電路；其中D/Α數(shù)模轉(zhuǎn)換芯片輸出接放大電路，電壓反轉(zhuǎn)電路為放大電路提供參考電壓。
6.根據(jù)權(quán)利要求5所述的一種基于DSP的高階調(diào)制信號發(fā)生器，其特征在于，所述D/A數(shù)模轉(zhuǎn)換芯片的型號為DAC900E，放大電路采用型號為0PA690的運放芯片，電壓反轉(zhuǎn)電路采用型號為TPS60403的芯片。
7.根據(jù)權(quán)利要求2所述的一種基于DSP的高階調(diào)制信號發(fā)生器，其特征在于，所述串口通信模塊包括異步傳輸標準接口 RS-232、MAX232單電源電平轉(zhuǎn)換芯片和TL16C550異步通信芯片，異步傳輸標準接口 RS-232通過MAX232單電源電平轉(zhuǎn)換芯片接入TL16C550異步通信芯片。
8.根據(jù)權(quán)利要求1所述的一種基于DSP的高階調(diào)制信號發(fā)生器，其特征在于，所述CPLD模塊采用Altera公司的EMP240T100C5芯片，DSP處理模塊采用TI公司的TMS320VC5509 芯片，SDRAM 模塊采用 HY57V561620 芯片。
9.根據(jù)權(quán)利要求2所述的一種基于DSP的高階調(diào)制信號發(fā)生器，其特征在于，所述上位機為PC機。
【文檔編號】G01R1/28GK203949948SQ201420323869
【公開日】2014年11月19日 申請日期:2014年6月17日 優(yōu)先權(quán)日:2014年6月17日
【發(fā)明者】郭業(yè)才, 吳彬彬, 吳華鵬, 畢丞 申請人:南京信息工程大學