一種集成電路管腳的測試方法
【專利摘要】本發(fā)明公開了一種集成電路管腳的測試方法，包括測試模塊、I/O（數(shù)模轉(zhuǎn)換）接口模塊和I/O控制模塊，所述測試模塊預(yù)置在待測芯片內(nèi)部并與所述I/O接口模塊和所述I/O控制模塊相匹配，所述測試模塊進(jìn)行IOMODE1測試模式和IOMODE2測試模式兩種模式的測試，所述I/O接口模塊接受測試指令控制所述測試模塊在所述IOMODE1測試模式和所述IOMODE2測試模式之間的轉(zhuǎn)換，所述I/O控制模塊負(fù)責(zé)控制待測芯片I/O的輸入輸出方向并負(fù)責(zé)將所述待測芯片的輸入管腳的電平輸送至對應(yīng)的輸出管腳。使用該測試模塊進(jìn)行測試時(shí)，只需要在兩種測試模式下分別進(jìn)行兩次測試即可完成整個(gè)測試，大大縮短了測試時(shí)間和測試成本。
【專利說明】一種集成電路管腳的測試方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路測試領(lǐng)域，特別是一種能替代傳統(tǒng)ο/s測試(開短路測試)的集成電路測試方法。
【背景技術(shù)】
[0002]傳統(tǒng)的0/S測試是為了驗(yàn)證所測的管腳是否與其他的管腳存在短路現(xiàn)象。在集成電路設(shè)計(jì)中每一個(gè)管腳為了保護(hù)1C，分別在管腳與地和電源之間設(shè)置一個(gè)保護(hù)二極管。0/S測試就是測試這兩個(gè)二極管的特性。其測試原理為:分別測試兩個(gè)二極管，測試管腳與電源之間的二極管時(shí)，就是測試對電源的二極管的壓降，給所測管腳加IOOuA的電流，其它的管腳全部給零電位，或者直接接地，二極管導(dǎo)通后，測試該管腳的電平，如果電平在0.2V-1.5V之間，則管腳無短路現(xiàn)象，否則短路。管腳電平的典型值為0.65V。測試管腳與地之間的二極管時(shí)，就是測試對地的二極管的壓降，給所測管腳加-1OOuA的電流，其它的管腳全部給零電位，或者直接接地，二極管導(dǎo)通后，測試該管腳的電平，如果電平在-0.2V- (-1.5V)之間，則管腳無短路現(xiàn)象，否則短路。管腳電平的典型值為-0.65V。
[0003]通常對一個(gè)管腳的測試要對電源和地各測一次。假設(shè)有一顆176管腳的1C，如果使用PMU(精密測試量單元)結(jié)構(gòu)的測試機(jī)就要測176*2=352次，這樣測試成本較高，效率比較低，如果使用PPMU (Pin Precise Measurement Unit,每個(gè)管腳都帶精密測量單元)結(jié)構(gòu)的測試機(jī)進(jìn)行測試，雖然可以進(jìn)行并行測試，但是由于PPMU結(jié)構(gòu)的測試機(jī)的購置成本過高，導(dǎo)致測試費(fèi)用很高，另外PPMU結(jié)構(gòu)只能測每個(gè)管腳是否開路，不能測試相鄰管腳之間是否短路。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的是提供一種集成電路管腳的測試方法；本發(fā)明可以有效降低測試時(shí)間及測試成本。
[0005]為了實(shí)現(xiàn)上述目的，本發(fā)明提供了 一種集成電路管腳的測試方法，包括測試模塊、I/o (數(shù)模轉(zhuǎn)換)接口模塊和I/o控制模塊，所述測試模塊預(yù)置在待測芯片內(nèi)部并與所述I/O接口模塊和所述I/O控制模塊相匹配，所述測試模塊進(jìn)行10M0DE1測試模式和10M0DE2測試模式兩種模式的測試，所述I/O接口模塊接受測試指令控制所述測試模塊在所述IOMODEI測試模式和所述10M0DE2測試模式之間的轉(zhuǎn)換，所述I/O控制模塊負(fù)責(zé)控制待測芯片I/o的輸入輸出方向并負(fù)責(zé)將所述待測芯片的輸入管腳的電平輸送至對應(yīng)的輸出管腳。
[0006]較佳的，所述待測芯片的管腳個(gè)數(shù)為偶數(shù)。
[0007]較佳的，所述待測芯片的管腳被分成兩組，且相鄰的管腳不在同一組。
[0008]較佳的，在所述10M0DE1測試模式下，第一組為輸入管腳，第二組為輸出管腳，所述測試模塊在所述輸入管腳施加電平，并同時(shí)測試所述輸出管腳，如果所述輸出管腳存在電平并且與所述輸入管腳的電平相同，則測試通過，反之測試未通過。
[0009]較佳的，在所述10M0DE2測試模式下，第一組為輸出管腳，第二組為輸入管腳，所述測試模塊在所述輸入管腳施加電平，并同時(shí)測試所述輸出管腳，如果所述輸出管腳存在電平并且與所述輸入管腳的電平相同，則測試通過，反之測試未通過。
[0010]較佳的，所述10M0DE1測試模式和所述10M0DE2測試模式的測試順序不分先后，但必須都進(jìn)行。
[0011]與現(xiàn)有技術(shù)相比，本發(fā)明提供的一種集成電路管腳的測試方法，由于集成電路在設(shè)計(jì)時(shí)就已經(jīng)預(yù)先設(shè)計(jì)好了與所述I/o接口模塊和所述I/O控制模塊相匹配的測試模塊，使用該測試模塊進(jìn)行測試時(shí)，只需要在兩種測試模式下分別進(jìn)行兩次測試即可完成整個(gè)測試,大大縮短了測試時(shí)間和測試成本。
[0012]通過以下的描述并結(jié)合附圖，本發(fā)明將變得更加清晰，這些附圖用于解釋本發(fā)明?！緦＠綀D】

【附圖說明】
[0013]圖1為本發(fā)明一種集成電路管腳的測試方法結(jié)構(gòu)框圖
[0014]圖2為本發(fā)明一種集成電路管腳的測試方法第一實(shí)施例10M0DE1測試模式管腳分組圖
[0015]圖3為本發(fā)明一種集成電路管腳的測試方法第一實(shí)施例10M0DE2測試模式管腳分組圖
【具體實(shí)施方式】
[0016]現(xiàn)在參考附圖對本發(fā)明的實(shí)施例進(jìn)行描述，附圖中的類似的元件標(biāo)號代表類似的元件。如上所述，本發(fā)明提供了一種集成電路管腳的測試方法，該方法將集成電路的管腳分成兩組，采用10M0DE1測試模式和10M0DE2測試模式兩種測試模式只需要分別對兩組管腳進(jìn)行兩次測試即可完成測試，大大縮短了測試時(shí)間和測試成本。
[0017]請參考圖1，圖1為本發(fā)明一種集成電路管腳的測試方法結(jié)構(gòu)框圖。如圖所示，本發(fā)明的一種集成電路管腳的測試方法包括測試模塊、I/o (數(shù)模轉(zhuǎn)換)接口模塊和I/O控制模塊，所述測試模塊預(yù)置在具有20個(gè)管腳的待測芯片內(nèi)并與所述I/O接口模塊和所述I/O控制模塊相匹配,所述測試模塊進(jìn)行10M0DE1測試模式和10M0DE2測試模式兩種模式的測試，所述I/o接口模塊接受測試指令控制所述測試模塊在所述10M0DE1測試模式和所述10M0DE2測試模式之間的轉(zhuǎn)換，所述I/O控制模塊負(fù)責(zé)控制所述待測芯片I/O的輸入輸出方向并負(fù)責(zé)將所述待測芯片的輸入管腳的電平輸送至對應(yīng)的輸出管腳。
[0018]同時(shí)請參照圖2和圖3，圖2和圖3分別為10M0DE1測試模式和10M0DE2測試模式下所述待測芯片管腳的分組情況。所述待測芯片的管腳個(gè)數(shù)為20個(gè)；所述待測芯片的管腳被分成兩組，每一組10個(gè)，并且相鄰的管腳不在同一組，即奇數(shù)管腳為第一組，偶數(shù)管腳為第二組；在所述10M0DE1測試模式下，第一組為輸入管腳，第二組為輸出管腳，所述測試模塊在所述輸入管腳施加電平，并同時(shí)測試所述輸出管腳，如果所述輸出管腳存在電平并且與所述輸入管腳的電平相同，則測試通過，反之測試未通過；在所述10M0DE2測試模式下，第一組為輸出管腳，第二組為輸入管腳，所述測試模塊在所述輸入管腳施加電平，并同時(shí)測試所述輸出管腳，如果所述輸出管腳存在電平并且與所述輸入管腳的電平相同，則測試通過，反之測試未通過；所述10M0DE1測試模式和所述10M0DE2測試模式的測試順序不分先后，但必須都進(jìn)行。[0019]所述實(shí)施例的工作原理為，所述測試模塊在所述輸入管腳施加電平，所述I/O控制模塊將所述輸入管腳的電平傳送至所述輸出管腳，所述測試模塊通過所述I/O接口模塊讀取所述輸出管腳的電平值，如果所述輸入管腳和所述輸出管腳的電平值相同則測試通過，不同則測試未通過。
[0020]以上結(jié)合最佳實(shí)施例對本發(fā)明進(jìn)行了描述，但本發(fā)明并不局限于以上揭示的實(shí)施例，而應(yīng)當(dāng)涵蓋各種根據(jù)本發(fā)明的本質(zhì)進(jìn)行的修改、等效組合。
【權(quán)利要求】
1.一種集成電路管腳的測試方法，其特征在于，包括測試模塊、I/o接口模塊和I/O控制模塊，所述測試模塊預(yù)置在待測芯片內(nèi)部并與所述I/o接口模塊和所述I/O控制模塊相匹配，所述測試模塊進(jìn)行10M0DE1測試模式和10M0DE2測試模式兩種模式的測試,所述I/O接口模塊接受測試指令控制所述測試模塊在所述10M0DE1測試模式和所述10M0DE2測試模式之間的轉(zhuǎn)換，所述I/O控制模塊負(fù)責(zé)控制待測芯片I/O的輸入輸出方向并負(fù)責(zé)將所述待測芯片的輸入管腳的電平輸送至對應(yīng)的輸出管腳。
2.如權(quán)利要求1所述的一種集成電路管腳的測試方法，其特征在于，所述待測芯片的管腳個(gè)數(shù)為偶數(shù)。
3.如權(quán)利要求1所述的一種集成電路管腳的測試方法，其特征在于，所述待測芯片的管腳被分成兩組，且相鄰的管腳不在同一組。
4.如權(quán)利要求1所述的一種集成電路管腳的測試方法，其特征在于，在所述10M0DE1測試模式下，第一組為輸入管腳，第二組為輸出管腳，所述測試模塊在所述輸入管腳施加電平，并同時(shí)測試所述輸出管腳，如果所述輸出管腳存在電平并且與所述輸入管腳的電平相同，則測試通過，反之測試未通過。
5.如權(quán)利要求1所述的一種集成電路管腳的測試方法，其特征在于，在所述10M0DE2測試模式下，第一組為輸出管腳，第二組為輸入管腳，所述測試模塊在所述輸入管腳施加電平，并同時(shí)測試所述輸出管腳，如果所述輸出管腳存在電平并且與所述輸入管腳的電平相同，則測試通過，反之測試未通過。
6.如權(quán)利要求1所述的一種集成電路管腳的測試方法，其特征在于，所述10M0DE1測試模式和所述10M0DE2測試模式的測試順序不分先后，但必須都進(jìn)行。
【文檔編號】G01R31/02GK103869209SQ201410103294
【公開日】2014年6月18日 申請日期:2014年3月19日 優(yōu)先權(quán)日:2014年3月19日
【發(fā)明者】徐正元 申請人:成都市中州半導(dǎo)體科技有限公司