基于Zynq系列FPGA的雷達成像方法
【專利摘要】本發(fā)明公開了一種基于Zynq系列FPGA的雷達成像方法，主要解決現(xiàn)有成像系統(tǒng)結(jié)構(gòu)復雜、開發(fā)周期長及不具有可移植性的問題。其實現(xiàn)步驟是：用Matlab軟件生成雷達成像所需的數(shù)據(jù)，并導入到Vidado?HLS軟件中，在該軟件中對數(shù)據(jù)進行脈沖壓縮，以實現(xiàn)雷達成像；優(yōu)化實現(xiàn)雷達成像的過程，并將優(yōu)化后的結(jié)果轉(zhuǎn)換為寄存器傳輸級RTL；用Modelsim軟件對寄存器傳輸級RTL進行時序仿真，以滿足握手機制；用Vivado?HLS軟件導出滿足握手機制的寄存器傳輸級，使其變?yōu)榫哂欣走_成像功能的通用型IP核；在FPGA中調(diào)用生成的IP核，根據(jù)時序在IP核的輸入端輸入數(shù)據(jù)，在IP核的輸出端得到雷達成像的數(shù)據(jù)，即完成在FPGA中的雷達成像。本發(fā)明簡化了雷達成像系統(tǒng)的結(jié)構(gòu)，縮短開發(fā)周期，且具有可移植性。
【專利說明】基于Zynq系列FPGA的雷達成像方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于數(shù)字信號處理【技術(shù)領(lǐng)域】，涉及一種用Zynq系列FPGA實現(xiàn)雷達成像方法，可廣泛應(yīng)用于目標跟蹤、遙感、視頻處理等領(lǐng)域。
【背景技術(shù)】
[0002]合成孔徑雷達SAR具有距離和方位二維高分辨率，能對場景作高分辨率的二維成像?？梢匀旌?、全天時、遠距離對目標進行檢測和定位，在許多領(lǐng)域發(fā)揮著重要作用。雷達成像算法最基本的步驟就是脈沖壓縮，在發(fā)射脈沖時，脈沖越窄，信號頻帶越寬，但發(fā)射很窄的脈沖，要有很高的峰值功率，實際困難很大，通常都采用大時寬的寬頻帶信號，接收后通過脈沖壓縮得到窄脈沖。
[0003]在已有的技術(shù)中，大部分都是用DSP去實現(xiàn)雷達成像，在最新制作的信號處理板卡中，主要是用TI公司最新推出的八核DSP去實現(xiàn)雷達成像，這種方法雖然開發(fā)效率高，但是實現(xiàn)質(zhì)量比較差，處理速度慢，而且系統(tǒng)結(jié)構(gòu)復雜，功耗非常大。為此出現(xiàn)用FPGA實現(xiàn)雷達成像的方法，例如2009年姜瑋華在《電子科學》雜志第22卷第10期中發(fā)表的論文《基于FPGA雷達成像方位脈沖壓縮系統(tǒng)的設(shè)計》中詳細描述了如何用FPGA實現(xiàn)方位脈沖壓縮，這種方法雖然也得到了很好的效果，但是此方法的實現(xiàn)過程復雜繁瑣，資源利用率不高，而且必須要求開發(fā)人員具備很豐富的RTL調(diào)試經(jīng)驗，需要對FPGA程序進行反復的調(diào)試才能得到文獻中給出的效果，這使得開發(fā)周期很長，而且此方法不具備可移植性，只能適用于特定的FPGA。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的在于針對已有技術(shù)的不足，提供一種用Zynq系列FPGA實現(xiàn)雷達成像的方法，以簡化信號處理系統(tǒng)結(jié)構(gòu)，縮短開發(fā)周期，且實現(xiàn)其可移植性。
[0005]為實現(xiàn)上述目的，按如下步驟實施:
[0006](I)輸入雷達信號的載波頻率f。、脈沖寬度T和調(diào)頻寬度B，目標到雷達的垂直距離R，在Matlab軟件中分別生成雷達的回波信號數(shù)據(jù)、距離向匹配函數(shù)的數(shù)據(jù)以及方位向匹配函數(shù)的數(shù)據(jù)，并將這三個數(shù)據(jù)分別存放在三個不同的.dat文件中；
[0007](2)用Zynq系列FPGA自帶的Vivado HLS軟件讀出三個.dat文件中的數(shù)據(jù)，并將讀出的回波信號數(shù)據(jù)，分別與讀出的距離向匹配函數(shù)數(shù)據(jù)和方位向匹配函數(shù)數(shù)據(jù)進行脈沖壓縮，以實現(xiàn)在Vivado HLS軟件中的雷達成像；
[0008](3)對在Vivado HLS軟件中實現(xiàn)雷達成像的過程進行優(yōu)化，使其資源利用率最小、吞吐率最大、處理速度最快，并將其轉(zhuǎn)換為能加載到FPGA的寄存器傳輸級RTL ；
[0009](4)對步驟(3)中生成的寄存器傳輸級RTL進行時序仿真，判斷寄存器傳輸級RTL的時序是否滿足握手機制，如果滿足則執(zhí)行步驟(5)，反之，則返回步驟(3)對雷達成像的過程進行重新優(yōu)化，直至寄存器傳輸級RTL的時序滿足握手機制；
[0010](5)用Vivado HLS軟件以IP-XACT的格式導出滿足握手機制的寄存器傳輸級RTL，使寄存器傳輸級RTL變?yōu)榫哂欣走_成像功能的通用型IP核，再將IP核添加到Zynq系列FPGA的IP核庫中；
[0011](6)調(diào)用在FPGA中的IP核，并根據(jù)時序在IP核的輸入端輸入雷達回波信號數(shù)據(jù)、距離向匹配函數(shù)數(shù)據(jù)、方位向匹配函數(shù)數(shù)據(jù)，在IP核的輸出端得到雷達成像的數(shù)據(jù)，即完成在FPGA中的雷達成像。
[0012]本發(fā)明與現(xiàn)有技術(shù)相比具有以下優(yōu)點:
[0013]第一，本發(fā)明采用賽靈思公司推出的全球第一個可擴展的Zynq系列FPGA，這款新型FPGA將完整的ARM處理器片上系統(tǒng)SoC與28nm低功耗可編程邏輯緊密集成在一起。Zynq系列FPGA有豐富的內(nèi)部資源和外部接口，處理速度快，靈活性好，功耗低。
[0014]第二，本發(fā)明利用Zynq系列FPGA自帶的高級綜合工具Vivado HLS，直接把在Vivado HLS軟件中實現(xiàn)的雷達成像代碼轉(zhuǎn)換成能夠加載到FPGA的寄存器傳輸級RTL，且這個過程開發(fā)人員不需要了解任何關(guān)于寄存器傳輸級RTL的知識。這省去了開發(fā)人員手動編寫、調(diào)試寄存器傳輸級RTL的繁瑣過程，大大縮短開發(fā)周期，而且性能比在多核DSP中實現(xiàn)同樣的算法提高40倍，功耗也更小。
[0015]第三，本發(fā)明由于對在Vivado HLS軟件中實現(xiàn)的雷達成像代碼進行優(yōu)化，其性能與手動編寫的寄存器傳輸級RTL相近，即減小了資源利用率，提高了吞吐率，但比手動編寫的寄存器傳輸級RTL的方法簡單，且大大提 高了開發(fā)效率。
[0016]第四，本發(fā)明用Vivado HLS軟件以IP-XACT的格式導出的具有雷達成像功能的通用型IP核，不僅僅適用于Zynq系列FPGA，而且還適用于其他賽靈思公司的FPGA，具有非常好的可移植性。
【專利附圖】

【附圖說明】
[0017]圖1是本發(fā)明的實現(xiàn)總流程圖；
[0018]圖2是本發(fā)明優(yōu)化代碼時使處理速度最快所采用的數(shù)據(jù)流dataflow模式示意圖；
[0019]圖3是本發(fā)明的雷達成像圖；
【具體實施方式】
[0020]下面結(jié)合附圖對本發(fā)明做進一步詳細描述。
[0021]參照圖1，本發(fā)明的具體實施步驟如下:
[0022]步驟1.在Matlab軟件中生成雷達成像所需的數(shù)據(jù)。
[0023](Ia)將雷達信號的載波頻率f。、脈沖寬度T、調(diào)頻寬度B、載機速度V和目標到雷達的垂直距離R，輸入給商用Matlab軟件，通過該軟件生成雷達發(fā)射信號為:
[0024]st U1) = ar U1) *exp (j π K (t^2),
[0025]其中，h為快時間，aJh)為雷達發(fā)射信號的包絡(luò)，K = I力雷達發(fā)射信號的調(diào)頻
率；
[0026](Ib)根據(jù)雷達回波信號是雷達發(fā)射信號的延遲的特性，雷達回波信號在距離快時間-方位慢時間域的表達式為:[0027]
【權(quán)利要求】
1.一種基于Zynq系列FPGA的雷達成像方法,包括如下步驟: (1)輸入雷達信號的載波頻率f。、脈沖寬度T和調(diào)頻寬度B，目標到雷達的垂直距離R，在Matlab軟件中分別生成雷達的回波信號數(shù)據(jù)、距離向匹配函數(shù)的數(shù)據(jù)以及方位向匹配函數(shù)的數(shù)據(jù)，并將這三個數(shù)據(jù)分別存放在三個不同的.dat文件中； (2)用Zynq系列FPGA自帶的VivadoHLS軟件讀出三個.dat文件中的數(shù)據(jù)，并將讀出的回波信號數(shù)據(jù)，分別與讀出的距離向匹配函數(shù)數(shù)據(jù)和方位向匹配函數(shù)數(shù)據(jù)進行脈沖壓縮，以實現(xiàn)在Vivado HLS軟件中的雷達成像； (3)對在VivadoHLS軟件中實現(xiàn)雷達成像的過程進行優(yōu)化，使其資源利用率最小、吞吐率最大、處理速度最快，并將其轉(zhuǎn)換為能加載到FPGA的寄存器傳輸級RTL ； (4)對步驟(3)中生成的寄存器傳輸級RTL進行時序仿真，判斷寄存器傳輸級RTL的時序是否滿足握手機制，如果滿足則執(zhí)行步驟(5)，反之，則返回步驟(3)對雷達成像的過程進行重新優(yōu)化，直至寄存器傳輸級RTL的時序滿足握手機制； (5)用VivadoHLS軟件以IP-XACT的格式導出滿足握手機制的寄存器傳輸級RTL，使寄存器傳輸級RTL變?yōu)榫哂欣走_成像功能的通用型IP核，再將IP核添加到Zynq系列FPGA的IP核庫中； (6)調(diào)用在FPGA中的IP核，并根據(jù)時序在IP核的輸入端輸入雷達回波信號數(shù)據(jù)、距離向匹配函數(shù)數(shù)據(jù)、方位向匹配函數(shù)數(shù)據(jù)，在IP核的輸出端得到雷達成像的數(shù)據(jù)，即完成在FPGA中的雷達成像。
2.根據(jù)權(quán)利要求1所述的基于Zynq系列FPGA的雷達成像方法，其中步驟(2)所述的將讀出的回波信號數(shù)據(jù)，分別與讀出的距離向匹配函數(shù)數(shù)據(jù)和方位向匹配函數(shù)數(shù)據(jù)進行脈沖壓縮，按如下步驟進行: (2a)對讀出的回波信號數(shù)據(jù)進行距離向快速傅里葉變換，對讀出的距離向匹配函數(shù)數(shù)據(jù)進行快速傅里葉變換，將兩者快速傅里葉變換的結(jié)果共軛相乘，再對其乘積進行距離向逆快速傅里葉變換，得到回波信號的距離向脈沖壓縮數(shù)據(jù)； (2b)對回波信號的距離向脈沖壓縮數(shù)據(jù)進行方位向快速傅里葉變換，對讀出的方位向匹配函數(shù)數(shù)據(jù)進行快速傅里葉變換，將兩者快速傅里葉變換的結(jié)果共軛相乘，再對其乘積進行方位向逆快速傅里葉變換，得到回波信號的方位向脈沖壓縮數(shù)據(jù)。
3.根據(jù)權(quán)利要求1所述的基于Zynq系列FPGA的雷達成像方法，其中步驟(3)所述的對在Vivado HLS軟件中實現(xiàn)雷達成像的過程進行優(yōu)化，按如下方式進行: (3a)通過共用乘法器，減少操作符使用數(shù)量，使資源利用率最?。? (3b)通過把程序中的循環(huán)語句展開，使其在一個時鐘周期內(nèi)就能執(zhí)行完所有循環(huán)，以達到吞吐率最大； (3c)通過把程序設(shè)定為數(shù)據(jù)流dataflow模式，使程序可以并行執(zhí)行，以使處理速度最快。
4.根據(jù)權(quán)利要求1所述的基于Zynq系列FPGA的雷達成像方法，其中所述步驟(5)中的IP核，它包括如下信號: 時鐘信號sys_clk, 復位信號sys_reset, 開始信號ap_start,完成信號ap_done, 空閑信號ap_idle， 雷達回波信號數(shù)據(jù)echo_data, 距離向匹配函數(shù)數(shù)據(jù)rg_data, 方位向匹配函數(shù)數(shù)據(jù)az_data, 輸出數(shù)據(jù)ap_return。
5.根據(jù)權(quán)利要求1所述的基于Zynq系列FPGA的雷達成像方法，其中所述步驟(6)中的時序，包括兩個階段: 第一階段:在時鐘信號sys_clk的上升沿,如果開始信號ap_start是高電平,則開始給IP核同時輸入雷達回波信號數(shù)據(jù)、距離向匹配函數(shù)數(shù)據(jù)、方位向匹配函數(shù)數(shù)據(jù)； 第二階段:經(jīng)過一個時鐘周期后，開始信號ap_start變?yōu)榈碗娖?，根?jù)空閑信號ap_idle，判斷IP核是否完成工作: 如果空閑信號ap_idle為低電平，則表明IP核正在工作； 如果空閑信號ap_idle為高電平且完成信號ap_done也為高電平，則表明IP核已經(jīng)完成工作，此時輸出數(shù)據(jù)ap_retUrn`的值即為最終雷達成像的數(shù)據(jù)。
【文檔編號】G01S13/89GK103616681SQ201310648828
【公開日】2014年3月5日 申請日期:2013年12月4日 優(yōu)先權(quán)日:2013年12月4日
【發(fā)明者】全英匯, 陳杰, 邢孟道, 李亞超, 姚鑫東, 冉磊, 肖川江, 徐煒 申請人:西安電子科技大學