用于互連測(cè)試的轉(zhuǎn)變延遲檢測(cè)器的制造方法
【專利摘要】本發(fā)明公開了用于互連測(cè)試的轉(zhuǎn)變延遲檢測(cè)器。根據(jù)本發(fā)明的一種用于測(cè)試在包括通過至少第一管芯間互連（互連1）彼此電連接的至少第一管芯（管芯1）和第二管芯（管芯2）的結(jié)構(gòu)中的管芯間互連中的延遲轉(zhuǎn)變延遲缺陷的測(cè)試電路（30）：包括：輸入端口，用于接收測(cè)試數(shù)據(jù)值，數(shù)據(jù)存儲(chǔ)元件（33），用于臨時(shí)存儲(chǔ)測(cè)試數(shù)據(jù)值，另一管芯間互連（互連2），至少針對(duì)將被測(cè)試的第一管芯間互連（互連1）而被設(shè)置用于電連接（32）至第一管芯間互連（互連1）以便形成用于將測(cè)試數(shù)據(jù)值從所述數(shù)據(jù)存儲(chǔ)元件（33）傳輸回所述數(shù)據(jù)存儲(chǔ)元件（33）的反饋回路，該測(cè)試電路還包括數(shù)據(jù)調(diào)節(jié)器，時(shí)鐘脈沖發(fā)生器（36），選擇邏輯，以及-讀出裝置。
【專利說明】用于互連測(cè)試的轉(zhuǎn)變延遲檢測(cè)器
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及互連半導(dǎo)體芯片領(lǐng)域，例如半導(dǎo)體芯片的三維堆疊，傳統(tǒng)(“2D”)芯片之間的互連。
【背景技術(shù)】
[0002]半導(dǎo)體工業(yè)不斷探求將更多功能集成到更小形狀因數(shù)，兼具提高的性能、更低的功率和降低的成本。通常，只有二維平面被用于此:通過傳統(tǒng)的CMOS縮放實(shí)現(xiàn)的單個(gè)管芯(片上系統(tǒng)，SoC)中的多個(gè)IP核、單個(gè)封裝(多芯片封裝，MCP)中的多個(gè)管芯以及印刷電路板(PCB)上的多個(gè)1C。最近，第三維度，即垂直維度也開始被利用:系統(tǒng)級(jí)封裝(SiP)，其中多個(gè)裸管芯垂直堆疊在單個(gè)IC封裝中，并且通過引線接合的方式互連至基底；以及層疊封裝(PoP)，其中多個(gè)封裝芯片是垂直堆疊的。
[0003]芯片的三維(3D)堆疊是熱點(diǎn)研究項(xiàng)目，因?yàn)樗试S更高的晶體管密度和電子產(chǎn)品的更小的覆蓋區(qū)域。這一系列創(chuàng)新中的最新進(jìn)展是所謂的三維堆疊IC (3D-SIC);單個(gè)封裝包含通過管芯間(inter-die)互連的方式互連的垂直堆疊的裸管芯，可任選地包括貫穿基底通孔(TSV)。基于管芯間互連的3D堆疊在更小尺寸下提供更多功能、更高帶寬和性能、以及更低功耗和成本的好處；并且即使在傳統(tǒng)的特征尺寸縮放變得越來越困難和昂貴的時(shí)代也是如此。
[0004]當(dāng)前，許多研究和開發(fā)工作是圍繞集成電路的三維堆疊而完成的。圖1 (a)和圖1 (b)中示出了兩種流行的設(shè)置。圖1 (a)示出了基于內(nèi)插器的3D管芯堆疊，其中多個(gè)有源管芯被并排地放置在諸如半導(dǎo)體(例如硅)內(nèi)插器之類的內(nèi)插器之上并且通過該內(nèi)插器互連。圖1 (b)示出了全3D-SIC，其中多個(gè)有源管芯中的一個(gè)設(shè)置在另一個(gè)之上。
[0005]在這種堆疊的IC中的管芯間的互連通常具有高密度、高性能和低功率耗散。在面對(duì)面的接合中，它們通常通過微凸塊(例如，Cu和CuSn微凸塊)的方式實(shí)現(xiàn)。在面對(duì)背接合中，這些互連還可包含貫穿基底通孔(TSV )。
[0006]半導(dǎo)體制造工藝是容易發(fā)生缺陷的并因此所有IC需要進(jìn)行測(cè)試以檢查制造缺陷。堆疊的IC也不例外。因此，這些新的管芯間連接的3D-SIC也需要進(jìn)行測(cè)試以檢查制造缺陷，以向客戶保證足夠的出產(chǎn)產(chǎn)品質(zhì)量。芯片堆疊應(yīng)當(dāng)盡可能無故障地提供。在3D芯片堆疊中，管芯間互連傳送兩個(gè)管芯之間的所有互連信號(hào)，并因此對(duì)芯片的功能操作相當(dāng)關(guān)鍵。管芯間互連制造工藝以及接合工藝是精細(xì)的，且因此管芯間互連是容易出現(xiàn)缺陷的，諸如例如開路、短路和延遲缺陷。
[0007]對(duì)于堆疊的3D-SIC，可區(qū)分出不同測(cè)試階段:(1)預(yù)接合測(cè)試，(2)中后測(cè)試(=部分堆疊的測(cè)試)，(3)接合后測(cè)試(=完整堆疊的測(cè)試)，以及(4)最后封裝測(cè)試。為什么SIC測(cè)試應(yīng)當(dāng)為模塊化測(cè)試，其中各種互連層、管芯和或許管芯中的嵌入式核作為獨(dú)立單元被測(cè)試，存在如下許多原因:
[0008]-異構(gòu)的堆疊(組合邏輯、存儲(chǔ)器和模擬電路)具有不同的缺陷機(jī)制、故障模型、測(cè)試圖形和測(cè)試圖形產(chǎn)生工具；[0009]-不同的管芯可能來自不愿與其他公司共享它們管芯的實(shí)現(xiàn)細(xì)節(jié)(IP保護(hù))的不同的公司；
[0010]-測(cè)試流程包含不同的測(cè)試階段，每個(gè)階段具有其自己的重點(diǎn)和測(cè)試內(nèi)容。這些流程通常也不是固定的，而是隨著生產(chǎn)過程而發(fā)展，例如當(dāng)發(fā)生管芯成品率成熟或成品率偏差時(shí)。模塊化測(cè)試支持自適應(yīng)測(cè)試流程，其中測(cè)試可靈活地被包括或排出或重新排序。
[0011]在EP2372379中已經(jīng)描述支持模塊化測(cè)試的3D測(cè)試訪問架構(gòu)。這種架構(gòu)是基于在堆疊的每個(gè)管芯周圍添加測(cè)試封裝器(wrapper)。封裝器提供管芯的所有I/O處的可控性和可觀測(cè)性。封裝器支持串口且可任選地支持并行測(cè)試訪問機(jī)制(TAM)，并行測(cè)試訪問機(jī)制可被靈活地配置以同時(shí)提供到SIC的一個(gè)或多個(gè)管芯的測(cè)試訪問。對(duì)每個(gè)管芯，測(cè)試管芯的內(nèi)部電路、測(cè)試管芯的互連和旁路模式都得到支持。
[0012]互連的常見靜態(tài)故障模型是硬開路和短路。它們可采用靜態(tài)(DC)測(cè)試進(jìn)行測(cè)試。用于靜態(tài)測(cè)試的測(cè)試訪問通過上面描述的3D測(cè)試訪問架構(gòu)中的封裝器提供。專用的測(cè)試圖形生成工具可用于產(chǎn)生適當(dāng)?shù)臏y(cè)試圖形。
[0013]然而，管芯間互連還可能呈現(xiàn)延遲缺陷，該延遲缺陷緣于互連信號(hào)未在指定的延遲裕度內(nèi)被傳輸。針對(duì)此類延遲缺陷的測(cè)試是有問題的。管芯間互連是非常快速的。根據(jù)實(shí)現(xiàn)方式(微凸塊到微凸塊、TSV到微凸塊到微凸塊，等等)，互連上的無故障傳播延遲可從50ps到500ps變化(對(duì)應(yīng)于2GHz到20GHz的信號(hào)傳輸頻率)。捕捉超快的延遲缺陷會(huì)涉及兩個(gè)管芯之間復(fù)雜的定時(shí)同步，然而這些管芯可能來自不一定知道彼此的定時(shí)的不同的、獨(dú)立的設(shè)計(jì)團(tuán)隊(duì)(或甚至不同的公司)。

【發(fā)明內(nèi)容】

[0014]本發(fā)明的實(shí)施例的目的在于在不利用多個(gè)管芯之間難以實(shí)現(xiàn)的同步的情況下能夠測(cè)試管芯間互連上的延遲缺陷。本發(fā)明的實(shí)施例的優(yōu)勢(shì)在于不需要非常快的功能時(shí)鐘。
[0015]上述目的通過根據(jù)本發(fā)明的方法和設(shè)備來實(shí)現(xiàn)。
[0016]在第一方面，本發(fā)明提供用于測(cè)試在包括通過至少第一管芯間互連的方式彼此電連接的至少第一管芯和第二管芯的結(jié)構(gòu)中的管芯間互連中的轉(zhuǎn)變延遲缺陷的測(cè)試電路。該測(cè)試電路包括:
[0017]-輸入端口，用于接收測(cè)試數(shù)據(jù)值，
[0018]-數(shù)據(jù)存儲(chǔ)元件，用于臨時(shí)存儲(chǔ)測(cè)試數(shù)據(jù)值，
[0019]-另一管芯間互連，至少針對(duì)將被測(cè)試的所述第一管芯間互連而被設(shè)置用于電連接至第一管芯間互連，以便形成用于將所述測(cè)試數(shù)據(jù)值從所述數(shù)據(jù)存儲(chǔ)元件傳輸回所述數(shù)據(jù)存儲(chǔ)元件的反饋回路，
[0020]-數(shù)據(jù)調(diào)節(jié)器，用于調(diào)節(jié)反饋測(cè)試數(shù)據(jù)值以使其區(qū)別于所存儲(chǔ)的測(cè)試數(shù)據(jù)值，
[0021]-時(shí)鐘脈沖發(fā)生器，用于產(chǎn)生經(jīng)延遲的時(shí)鐘脈沖，
[0022]-選擇邏輯，用于將產(chǎn)生的經(jīng)延遲的時(shí)鐘脈沖和經(jīng)調(diào)節(jié)的反饋測(cè)試數(shù)據(jù)值施加至數(shù)據(jù)存儲(chǔ)元件，以及
[0023]-讀出裝置，用于將存儲(chǔ)在數(shù)據(jù)存儲(chǔ)元件中的測(cè)試數(shù)據(jù)值讀出。
[0024]根據(jù)本發(fā)明的實(shí)施例的測(cè)試電路的優(yōu)勢(shì)在于，它提供一種簡單的方式來確定是否發(fā)生諸如上升延遲缺陷或下降延遲缺陷之類的轉(zhuǎn)變延遲缺陷。該確定操作由讀出裝置完成。在一個(gè)實(shí)現(xiàn)中，當(dāng)讀出裝置在轉(zhuǎn)變已在測(cè)試電路的輸入端口處發(fā)生之后讀出與轉(zhuǎn)變之前相同的值時(shí)，則確定發(fā)生轉(zhuǎn)變延遲缺陷。當(dāng)讀出裝置在轉(zhuǎn)變已在測(cè)試電路的輸入端口處發(fā)生之后讀出與轉(zhuǎn)變之前不同的值時(shí)，則確定沒有發(fā)生轉(zhuǎn)變延遲缺陷。在替代的實(shí)施例中，反相的值可能導(dǎo)致這些確定。因此，在此類實(shí)施例中，當(dāng)讀出裝置在轉(zhuǎn)變已在測(cè)試電路的輸入端口處發(fā)生之后讀出與轉(zhuǎn)變之前相同的值時(shí)，則確定沒有發(fā)生延遲缺陷，以及當(dāng)讀出裝置在轉(zhuǎn)變已在測(cè)試電路的輸入端口處發(fā)生之后讀出與轉(zhuǎn)變之前不同的值時(shí)，則確定發(fā)生延遲缺陷。
[0025]本發(fā)明的實(shí)施例的優(yōu)勢(shì)在于，可僅在單個(gè)管芯上實(shí)現(xiàn)定時(shí)信號(hào)，并且不需要管芯之間的同步。本發(fā)明的優(yōu)勢(shì)在于，所有外部施加的信號(hào)是以非時(shí)序關(guān)鍵的方式操作，盡管事實(shí)上互連和需要被檢測(cè)的它們相關(guān)聯(lián)的延遲故障可能是超快的。這全部通過本發(fā)明的實(shí)施例的自定時(shí)方面獲得，并且取決于對(duì)用于產(chǎn)生經(jīng)延遲的時(shí)鐘脈沖的芯片上時(shí)鐘脈沖發(fā)生器的精確大小設(shè)計(jì)。
[0026]在根據(jù)本發(fā)明的實(shí)施例的測(cè)試電路中，時(shí)鐘脈沖發(fā)生器可包括用于延遲通過反饋回路發(fā)送的測(cè)試數(shù)據(jù)值的等效項(xiàng)(例如，測(cè)試數(shù)據(jù)值本身或測(cè)試數(shù)據(jù)值的反相版本)的延遲元件。
[0027]在根據(jù)本發(fā)明的實(shí)施例的測(cè)試電路中，時(shí)鐘脈沖發(fā)生器可被設(shè)置成使得當(dāng)傳送通過反饋回路時(shí)經(jīng)延遲的時(shí)鐘脈沖具有大于測(cè)試數(shù)據(jù)信號(hào)的預(yù)期功能延遲(即，被認(rèn)為無故障)的延遲。預(yù)期功能延遲可例如由仿真獲得，并且可包括理想功能延遲值的預(yù)期變化。預(yù)期功能延遲可以是等于最大允許的/可接受的無故障延遲的延遲。
[0028]在根據(jù)本發(fā)明的實(shí)施例的測(cè)試電路中，時(shí)鐘脈沖發(fā)生器可采用具有固定延遲的延遲元件實(shí)現(xiàn)。替代地，時(shí)鐘脈沖發(fā)生器可采用具有可編程、因此用戶可定義或用戶可設(shè)定的延遲的延遲元件來實(shí)現(xiàn)。
[0029]在根據(jù)本發(fā)明的實(shí)施例的測(cè)試電路中，選擇邏輯可包括用于控制數(shù)據(jù)存儲(chǔ)以便替代的輸入被提供至它的數(shù)據(jù)輸入的復(fù)用器。在數(shù)據(jù)輸入處所提供的替代的輸入可以是外部施加的測(cè)試數(shù)據(jù)信號(hào)，或是在已經(jīng)傳送通過反饋回路后的該測(cè)試數(shù)據(jù)信號(hào)。
[0030]在根據(jù)本發(fā)明的實(shí)施例的測(cè)試電路中，選擇邏輯可包括用于控制數(shù)據(jù)存儲(chǔ)以便替代的輸入被提供至它的時(shí)鐘輸入的復(fù)用器。在時(shí)鐘輸入處所提供的替代的輸入可以是外部或內(nèi)部產(chǎn)生的時(shí)鐘信號(hào)或經(jīng)延遲的時(shí)鐘脈沖。
[0031]根據(jù)本發(fā)明的實(shí)施例，測(cè)試電路可與諸如3D管芯封裝器單元之類的現(xiàn)有的可測(cè)試性設(shè)計(jì)(DFT)元件組合。在這種情況下，因?yàn)楝F(xiàn)有的封裝器單元可很大程度上重復(fù)利用，所以測(cè)試電路所花費(fèi)的面積是最小的。
[0032]根據(jù)本發(fā)明的實(shí)施例的測(cè)試電路可被設(shè)置用于確定僅上升轉(zhuǎn)變延遲缺陷、下降轉(zhuǎn)變延遲缺陷或以上兩者。
[0033]在根據(jù)本發(fā)明的實(shí)施例的測(cè)試電路中，數(shù)據(jù)存儲(chǔ)元件可包括觸發(fā)器。測(cè)試電路可由簡單的數(shù)字邏輯組成，它可采用標(biāo)準(zhǔn)單元庫元件實(shí)現(xiàn)，并且它可被轉(zhuǎn)換為庫元件本身。
[0034]在根據(jù)本發(fā)明的實(shí)施例的測(cè)試電路中，另一管芯間互連可以是功能互連。替代地，另一管芯間互連可以是僅測(cè)試互連。
[0035]在第二方面，本發(fā)明提供包括通過至少第一管芯間互連的方式彼此電連接的至少第一管芯和第二管芯。第一管芯包括第一電路且第二管芯可能包括或可能不包括第二電路。第一或第二管芯中的至少一個(gè)可進(jìn)一步包括用于測(cè)試至少一個(gè)管芯間互連中的轉(zhuǎn)變延遲缺陷的測(cè)試電路。測(cè)試電路包括:
[0036]-輸入端口，用于接收測(cè)試數(shù)據(jù)值，
[0037]-數(shù)據(jù)存儲(chǔ)元件，用于臨時(shí)存儲(chǔ)測(cè)試數(shù)據(jù)值，
[0038]-另一管芯間互連，至少針對(duì)將被測(cè)試的第一管芯間互連而設(shè)置，用于電連接至第一管芯間互連以便形成用于將所述測(cè)試數(shù)據(jù)值從所述數(shù)據(jù)存儲(chǔ)元件傳輸回所述數(shù)據(jù)存儲(chǔ)元件的反饋回路，
[0039]-數(shù)據(jù)調(diào)節(jié)器，用于調(diào)節(jié)反饋測(cè)試數(shù)據(jù)值以使其區(qū)別于所存儲(chǔ)的測(cè)試數(shù)據(jù)值，
[0040]-時(shí)鐘脈沖發(fā)生器，用于產(chǎn)生經(jīng)延遲的時(shí)鐘脈沖，
[0041]-選擇邏輯，用于將生成的經(jīng)延遲的時(shí)鐘脈沖和經(jīng)調(diào)節(jié)的反饋測(cè)試數(shù)據(jù)值施加至數(shù)據(jù)存儲(chǔ)元件，以及
[0042]-讀出裝置，用于讀出存儲(chǔ)在數(shù)據(jù)存儲(chǔ)元件中的測(cè)試數(shù)據(jù)值。
[0043]至少第一管芯和第二管芯可以3D芯片配置一個(gè)堆疊在另一個(gè)之上。替代地，第一管芯和第二管芯可彼此相鄰放置，且兩個(gè)管芯之間的互連可經(jīng)由第三管芯(例如，內(nèi)插器)來進(jìn)行。
[0044]在第三方面，本發(fā)明提供一種用于測(cè)試在包括通過至少第一管芯間互連的方式彼此電連接的至少第一管芯和第二管芯的結(jié)構(gòu)中的管芯間互連中的轉(zhuǎn)變延遲缺陷的方法。該方法包括:
[0045]-接收測(cè)試數(shù)據(jù)值，
[0046]-將測(cè)試數(shù)據(jù)值暫時(shí)存儲(chǔ)在數(shù)據(jù)存儲(chǔ)元件中，
[0047]-將測(cè)試數(shù)據(jù)值從第一管芯通過包括第一管芯間互連和另一管芯間互連的反饋回路傳輸回第一管芯，
[0048]-調(diào)節(jié)反饋測(cè)試數(shù)據(jù)值以便使它與所接收的測(cè)試數(shù)據(jù)值有區(qū)別并將它饋送至數(shù)據(jù)存儲(chǔ)元件，以及
[0049]-確定在預(yù)確定的延遲之后測(cè)試數(shù)據(jù)值或經(jīng)調(diào)節(jié)的測(cè)試數(shù)據(jù)值是否被存儲(chǔ)在數(shù)據(jù)存儲(chǔ)元件中，并且據(jù)此判斷是否發(fā)生轉(zhuǎn)變延遲缺陷。
[0050]在所附獨(dú)立和從屬權(quán)利要求中陳述了本發(fā)明的具體和優(yōu)選方面。來自從屬權(quán)利要求的特征在適當(dāng)時(shí)可與獨(dú)立權(quán)利要求的特征組合，且可與其他從屬權(quán)利要求的特征組合，而不僅如權(quán)利要求中明確陳述的那樣。
[0051]出于對(duì)本發(fā)明以及所實(shí)現(xiàn)的相對(duì)現(xiàn)有技術(shù)的優(yōu)勢(shì)加以總結(jié)的目的，以上描述了本發(fā)明的某些目的和優(yōu)勢(shì)。當(dāng)然，應(yīng)理解，不一定所有此類目的或優(yōu)勢(shì)都可根據(jù)本發(fā)明的任何特定實(shí)施例實(shí)現(xiàn)。因此，例如，本領(lǐng)域的技術(shù)人員將認(rèn)識(shí)到本發(fā)明可按實(shí)現(xiàn)或優(yōu)化本文所教導(dǎo)的一個(gè)優(yōu)勢(shì)或一組優(yōu)勢(shì)的方式來具體化或執(zhí)行，而不一定要同時(shí)實(shí)現(xiàn)本文可能教導(dǎo)或提出的其他目的或優(yōu)勢(shì)。
[0052]參考以下描述的實(shí)施例，本發(fā)明的上述和其他方法將是顯而易見的和闡明的。
【專利附圖】

【附圖說明】
[0053]現(xiàn)將參照附圖通過示例來進(jìn)一步描述本發(fā)明，其中:
[0054]圖1 (a)示出了基于內(nèi)插器的3D SIC且圖1 (b)示出了 3D SIC。[0055]圖2示意性地示出了兩個(gè)現(xiàn)有技術(shù)的堆疊且互連的管芯。
[0056]圖3為根據(jù)本發(fā)明的實(shí)施例的用于轉(zhuǎn)變?nèi)毕輽z測(cè)的測(cè)試電路的高級(jí)框圖。
[0057]圖4示出了根據(jù)本發(fā)明的用于上升轉(zhuǎn)變?nèi)毕輽z測(cè)的測(cè)試電路的一個(gè)實(shí)施例。
[0058]圖5為在無故障操作中的圖4的實(shí)施例的時(shí)序圖。
[0059]圖6為在有故障操作中的圖4的實(shí)施例的時(shí)序圖。
[0060]圖7示意性地示出了兩個(gè)現(xiàn)有技術(shù)的堆疊且互連的管芯，其中一個(gè)管芯設(shè)置有用于測(cè)試的封裝器單元。
[0061]圖8示出了根據(jù)本發(fā)明的用于上升轉(zhuǎn)變?nèi)毕輽z測(cè)的測(cè)試電路的實(shí)施例，該測(cè)試電路部分地重復(fù)利用封裝器單元的元件。
[0062]圖9示出了根據(jù)本發(fā)明的用于下降轉(zhuǎn)變?nèi)毕輽z測(cè)的測(cè)試電路的實(shí)施例，該測(cè)試電路部分地重復(fù)利用封裝器單元的元件。
[0063]圖10為在無故障操作中的圖9的實(shí)施例的時(shí)序圖。
[0064]圖11為在有故障操作中的圖9的實(shí)施例的時(shí)序圖。
[0065]圖12示出了根據(jù)本發(fā)明的用于上升和下降轉(zhuǎn)變?nèi)毕輽z測(cè)兩者的測(cè)試電路的實(shí)施例，該測(cè)試電路部分地重復(fù)利用封裝器單元的元件。
[0066]圖13示出了根據(jù)本發(fā)明的用于上升和下降轉(zhuǎn)變?nèi)毕輽z測(cè)兩者的測(cè)試電路的替代實(shí)施例，該測(cè)試電路部分地重復(fù)利用封裝器單元的元件。
[0067]圖14示出了根據(jù)本發(fā)明的用于上升和下降轉(zhuǎn)變?nèi)毕輽z測(cè)兩者的測(cè)試電路的又一替代實(shí)施例，該測(cè)試電路部分地重復(fù)利用封裝器單元的元件。圖14示出了 R_STDD(接收自定時(shí)延遲檢測(cè)器)，即，測(cè)試電路位于已經(jīng)存在的待測(cè)試的功能互連的接收側(cè)的情況。這是為了例示測(cè)試電路可能在互連周圍的兩個(gè)管芯的兩者之一中。
[0068]圖15示出了具有功能管芯間互連和用于形成根據(jù)本發(fā)明的實(shí)施例的測(cè)試電路的反饋回路的專用互連的堆疊的管芯的多個(gè)實(shí)施例。同時(shí)，圖15中示出的實(shí)施例顯示本發(fā)明是獨(dú)立于待測(cè)試互連的預(yù)期功能信號(hào)方向的并且是獨(dú)立于根據(jù)本發(fā)明的實(shí)施例的測(cè)試電路的相對(duì)位置的。
[0069]圖16示出了具有功能管芯間互連的堆疊的管芯的多個(gè)實(shí)施例，其中功能管芯間互連被重復(fù)用于形成根據(jù)本發(fā)明的實(shí)施例的測(cè)試電路的反饋回路。
[0070]圖17示出了本發(fā)明的實(shí)施例，其中一個(gè)測(cè)試電路可為多個(gè)回送服務(wù)。
[0071]附圖僅僅是示例性的而非限制性的。在附圖中，出于說明目的，一些元件的大小可能被放大，而未按比例繪制。尺寸和相對(duì)尺寸不一定對(duì)應(yīng)于本發(fā)明實(shí)踐的實(shí)際還原。
[0072]權(quán)利要求書中的任何附圖標(biāo)記不應(yīng)當(dāng)被解釋為限制范圍。在不同附圖中，相同附圖標(biāo)記指示相同或相似元件。
【具體實(shí)施方式】
[0073]將相對(duì)于具體實(shí)施例并參照某些附圖來描述本發(fā)明，但本發(fā)明不限于此，而是受所附權(quán)利要求書限制。
[0074]說明書和權(quán)利要求書中的術(shù)語第一、第二等等被用于區(qū)分相似元件，而不一定用于描述時(shí)間、空間上、等級(jí)上或其它方式上的順序。應(yīng)理解，如此使用的術(shù)語在適當(dāng)情況下是可互換的，且本文中所描述的本發(fā)明的實(shí)施例能以不同于本文所描述或示出的其它順序操作。
[0075]此外，說明書和權(quán)利要求書中的術(shù)語在……之上、在……之下等等被用于描述目的，而不一定用于描述相對(duì)位置。應(yīng)理解，如此使用的術(shù)語在適當(dāng)情況下是可互換的，且本文中所描述的本發(fā)明的實(shí)施例能以不同于本文所描述或示出的其它取向操作。
[0076]應(yīng)注意，在權(quán)利要求中使用的術(shù)語“包括”不應(yīng)當(dāng)被解釋為受限于下文中列出的含義；它不排除其它元件或步驟。因此它應(yīng)當(dāng)被解釋為指定所指的所述特征、整數(shù)、步驟或部件的存在，但不排除一個(gè)或多個(gè)其它特征、整數(shù)、步驟或部件或它們的組的存在或添加。因此，表達(dá)“包括裝置A和B的設(shè)備”的范圍不應(yīng)受限于僅由部件A和B組成的設(shè)備。它表示相對(duì)于本發(fā)明，該設(shè)備的僅有相關(guān)部件是A和B。
[0077]在本說明書通篇中對(duì)“一個(gè)實(shí)施例”或“實(shí)施例”的引用意味著結(jié)合該實(shí)施例描述的特定特征、結(jié)構(gòu)或特性包括在本發(fā)明的至少一個(gè)實(shí)施例中。因此，在本說明書通篇中的多個(gè)位置中短語“在一個(gè)實(shí)施例中”或“在實(shí)施例中”的出現(xiàn)不一定指的是同一實(shí)施例，但也可能是同一實(shí)施例。此外，在一個(gè)或多個(gè)實(shí)施例中，如本領(lǐng)域技術(shù)人員根據(jù)本公開內(nèi)容顯而易見，特定特征、結(jié)構(gòu)或特性可以任何適當(dāng)?shù)姆绞浇M合。
[0078]類似地，應(yīng)當(dāng)理解的是，在本發(fā)明的示例實(shí)施例的上述描述中，本發(fā)明的多個(gè)特征有時(shí)在單個(gè)實(shí)施例、附圖及其描述中被組合到一起，以將公開內(nèi)容連成整體，并幫助理解多個(gè)發(fā)明方面中的一個(gè)或多個(gè)方面。 然而，本發(fā)明的方法不應(yīng)被解釋為反映所要求保護(hù)的發(fā)明需要比在每一權(quán)利要求中明確表述的特征更多的特征的意圖。相反，如所附權(quán)利要求書所反映的，各發(fā)明性方面在于比以上公開的單個(gè)實(shí)施例的所有特征要少的特征。因此，隨詳細(xì)說明書所附的權(quán)利要求在此明確地被包括到說明書中，其中各個(gè)權(quán)利要求獨(dú)立作為本發(fā)明的單個(gè)實(shí)施例。
[0079]此外，如本領(lǐng)域技術(shù)人員將理解地，雖然本文中描述的一些實(shí)施例包括其它實(shí)施例中包括的一些但不是其它特征，不同實(shí)施例的特征的組合意味著在本發(fā)明的范圍內(nèi)，并構(gòu)成不同實(shí)施例。例如，在以下權(quán)利要求中，所要求保護(hù)的實(shí)施例中的任一個(gè)可在任何組合中使用。
[0080]應(yīng)當(dāng)注意的是，在描述本發(fā)明的某些特征或方面時(shí)，特定術(shù)語的使用不應(yīng)當(dāng)用來暗示術(shù)語在本文中被重定義以受限于包括與所述術(shù)語相關(guān)聯(lián)的本發(fā)明的特征或方面的任何特定特性。
[0081]在本發(fā)明的情境中，延遲缺陷是信號(hào)被傳輸?shù)辉谥付ǖ难舆t裕度中的缺陷。轉(zhuǎn)變延遲缺陷是轉(zhuǎn)變信號(hào)(例如，從高到低的轉(zhuǎn)變，諸如邏輯I到邏輯0，或從低到高的轉(zhuǎn)變，諸如邏輯O到邏輯I)被延遲超過指定的延遲裕度的缺陷。上升轉(zhuǎn)變?nèi)毕菖c從低到高的轉(zhuǎn)變的轉(zhuǎn)變延遲缺陷相同。下降延遲缺陷是從高到低的轉(zhuǎn)變的轉(zhuǎn)變延遲缺陷。
[0082]在本文提供的描述中，陳述了多個(gè)具體細(xì)節(jié)。然而，應(yīng)當(dāng)理解的是，可不通過這些具體細(xì)節(jié)來實(shí)施本發(fā)明的實(shí)施例。在其它實(shí)例中，未詳細(xì)示出眾所周知的方法、結(jié)構(gòu)以及技術(shù)，以免混淆對(duì)本描述的理解。
[0083]3D管芯堆疊包括兩個(gè)或多個(gè)垂直堆疊的芯片(集成電路)，使得它們占用更少的空間和/或具有更大的連通性，例如，如圖1 (b)所示。在特定的堆疊中，內(nèi)插器可用作管芯塔(每個(gè)管芯塔包括至少一個(gè)管芯)之間的電接口，用于通過內(nèi)插器中的至少功能線來電互連管芯塔。此類堆疊的示例在圖1 (a)中示出。在本發(fā)明的情境中，功能線是導(dǎo)線(例如，金屬互連)，該功能線是堆疊的功能設(shè)計(jì)的一部分，并且不是為了測(cè)試目的而專門添加的。
[0084]在本發(fā)明的情境中，測(cè)試訪問機(jī)制(TAM)提供用于芯片上測(cè)試數(shù)據(jù)傳輸?shù)难b置。測(cè)試封裝器形成管芯及其環(huán)境之間的接口，并將管芯的端子連接至其他管芯和ΤΑΜ。
[0085]本發(fā)明的實(shí)施例涉及用于測(cè)試?yán)绲幌抻?D芯片堆疊中的管芯間互連中的延遲缺陷的系統(tǒng)和方法。圖2示出這種3D芯片堆疊(的一部分)，包括通過功能線互連I彼此連接的至少第一管芯一管芯I (例如底部管芯)和第二管芯一管芯2 (例如頂部管芯)，功能線互連I為管芯間互連(在兩個(gè)不同管芯上的電路之間的互連一未示出)。
[0086]圖3示出了圖2 (a)的3D芯片堆疊，其設(shè)置有根據(jù)本發(fā)明的實(shí)施例的用于測(cè)試管芯間互連一互連I中的延遲缺陷的測(cè)試電路30。
[0087]測(cè)試電路30包括檢測(cè)器單元31和至少一個(gè)另一管芯間互連一互連2，其設(shè)置用于電連接至第一管芯間互連一互連I以便形成從檢測(cè)器單元31回到檢測(cè)器單元31的反饋回路。在圖3所示出的實(shí)施例中，用于形成反饋回路的裝置包括回送邏輯32。回送邏輯32可例如包括耦合在第一互連一互連I和另一互連一互連2之間的開關(guān)，因此至少部分時(shí)間形成反饋回路。
[0088]檢測(cè)器單元31包括用于臨時(shí)存儲(chǔ)測(cè)試數(shù)據(jù)值的數(shù)據(jù)存儲(chǔ)元件33。檢測(cè)器單元進(jìn)一步包括選擇邏輯34，用于基于選擇控制信號(hào)選擇是否應(yīng)當(dāng)執(zhí)行互連測(cè)試，并且如果是，則選擇哪一個(gè)數(shù)據(jù)應(yīng)當(dāng)被路由至第二管芯，以及選擇哪一個(gè)信號(hào)應(yīng)當(dāng)被路由至數(shù)據(jù)存儲(chǔ)元件33。此外，提供數(shù)據(jù)調(diào)節(jié)器35，用于調(diào)節(jié)從第二管芯一管芯2經(jīng)由反饋回路接收回的數(shù)據(jù)，以便能夠清楚地將該數(shù)據(jù)區(qū)別于傳輸至第二管芯一管芯2的數(shù)據(jù)。提供時(shí)鐘脈沖發(fā)生器36，用于在將測(cè)試數(shù)據(jù)反饋回?cái)?shù)據(jù)存儲(chǔ)元件前提供測(cè)試數(shù)據(jù)的延遲。
[0089]下面陳述高電平操作步驟。需要注意的重要的事情是所有外部施加的控制信號(hào)(諸如 Extest、ScanEnable> DelaySelect、LoopBack、Run、S1、SO)是非時(shí)序關(guān)鍵的，這是本發(fā)明的主要優(yōu)點(diǎn)。
[0090]在第一步驟中，初始化管芯間互連的測(cè)試。至此，所需要的控制信號(hào)(ScanEnable、Extest、LoopBackEnable、Run)是開啟的(例如,置為高)。Extest控制信號(hào)指示應(yīng)當(dāng)開始管芯間互連的測(cè)試，而ScanEnable控制信號(hào)設(shè)置選擇邏輯34以使得測(cè)試數(shù)據(jù)被路由至數(shù)據(jù)存儲(chǔ)元件33。測(cè)試信號(hào)的第一值被讀取到系統(tǒng)中，以將所有數(shù)據(jù)值設(shè)置成預(yù)確定值。
[0091]在第二步驟中，加載測(cè)試數(shù)據(jù)TestDataln，并且根據(jù)選擇邏輯34的設(shè)置，將測(cè)試數(shù)據(jù)TestDataIn存儲(chǔ)到數(shù)據(jù)存儲(chǔ)元件33中。如果測(cè)試信號(hào)(在初始化期間)的第一值為低(例如，邏輯0)，則測(cè)試數(shù)據(jù)現(xiàn)在可能為高(例如，邏輯1)，以確定是否存在上升轉(zhuǎn)變?nèi)毕?。替代地，如果測(cè)試信號(hào)的第一值為高(例如，邏輯1)，則測(cè)試數(shù)據(jù)現(xiàn)在可能為低(例如，邏輯
O),以確定是否存在下降轉(zhuǎn)變?nèi)毕?。外部時(shí)鐘產(chǎn)生時(shí)鐘信號(hào)，該時(shí)鐘信號(hào)經(jīng)由時(shí)鐘脈沖發(fā)生器36反饋至數(shù)據(jù)存儲(chǔ)元件33。
[0092]在第三步驟，回送數(shù)據(jù)被發(fā)送至選擇邏輯34，用于在下一步驟傳輸至反饋回路。時(shí)鐘脈沖被發(fā)送至?xí)r鐘脈沖發(fā)生器36，以及可任選地，如果延遲是可編程的，則通過設(shè)置適當(dāng)?shù)难舆t選擇信號(hào)來選擇延遲。可編程延遲可例如用于缺陷大小診斷。
[0093]在第四步驟中，回送數(shù)據(jù)通過反饋回路傳輸，并返回到達(dá)檢測(cè)器單元31。更具體地，回送數(shù)據(jù)經(jīng)過數(shù)據(jù)調(diào)節(jié)器35，在數(shù)據(jù)調(diào)節(jié)器35處被適當(dāng)?shù)卣{(diào)節(jié)，以便清楚看出原始信號(hào)和經(jīng)調(diào)節(jié)信號(hào)之間的區(qū)別。在特定實(shí)施例中，數(shù)據(jù)調(diào)節(jié)可包括或由反相回送數(shù)據(jù)組成。經(jīng)調(diào)節(jié)的(例如，反相的)信號(hào)傳送至準(zhǔn)備好接收它的選擇邏輯34。
[0094]在第五步驟中，經(jīng)延遲的時(shí)鐘脈沖到達(dá)數(shù)據(jù)存儲(chǔ)元件33并捕獲到達(dá)的經(jīng)調(diào)節(jié)的(例如，反相的)回送數(shù)據(jù)。
[0095]在第六步驟中，從第一管芯一管芯I的引腳讀出被捕獲的經(jīng)調(diào)節(jié)的(例如，反相的)數(shù)據(jù)信號(hào)。
[0096]在無故障操作中，在經(jīng)延遲的時(shí)鐘脈沖到達(dá)數(shù)據(jù)存儲(chǔ)元件33前，在數(shù)據(jù)存儲(chǔ)元件33處接收回送數(shù)據(jù)，因此當(dāng)經(jīng)延遲的時(shí)鐘脈沖到達(dá)時(shí)，數(shù)據(jù)存儲(chǔ)元件33準(zhǔn)備好捕獲回送數(shù)據(jù)并且使該回送數(shù)據(jù)可在第一管芯一管芯I的適當(dāng)?shù)妮敵鲆_處可供讀出。
[0097]在故障操作中，即當(dāng)管芯間電互連一互連I不夠快因此表現(xiàn)出延遲缺陷、從而指示管芯間互連一互連I中或回送路徑的其他地方中的缺陷時(shí)，回送數(shù)據(jù)在經(jīng)延遲的時(shí)鐘脈沖到達(dá)數(shù)據(jù)存儲(chǔ)元件33時(shí)還未到達(dá)數(shù)據(jù)存儲(chǔ)元件33。因此，一旦接收經(jīng)延遲的時(shí)鐘脈沖，數(shù)據(jù)存儲(chǔ)元件33就捕獲仍然存在于數(shù)據(jù)存儲(chǔ)元件33處的老的(未經(jīng)調(diào)節(jié)的，例如，非反相的)值，并且該未經(jīng)調(diào)節(jié)的數(shù)據(jù)信號(hào)被讀出。
[0098]圖4示意性地示出了根據(jù)本發(fā)明的實(shí)施例的測(cè)試電路的實(shí)現(xiàn)。在所示的實(shí)現(xiàn)中，數(shù)據(jù)存儲(chǔ)元件33是觸發(fā)器。時(shí)鐘脈沖發(fā)生器36由延遲元件40 (例如，延遲線)和第一復(fù)用器41形成。延遲元件被設(shè)置用于接收發(fā)送至反饋回路的信號(hào)，并且用于每當(dāng)經(jīng)過預(yù)確定延遲、或固定延遲或可編程或可選擇延遲就產(chǎn)生時(shí)鐘信號(hào)。預(yù)確定延遲應(yīng)當(dāng)被選擇成使得過去一段時(shí)間，在無故障操作中，通過反饋回路發(fā)送的測(cè)試信號(hào)預(yù)期在該段時(shí)間期間被數(shù)據(jù)存儲(chǔ)元件33 (例如，觸發(fā)器)接收回。在所示的實(shí)施例中，選擇邏輯34由第二復(fù)用器42、第三復(fù)用器43和與(AND)門44形成。數(shù)據(jù)調(diào)節(jié)器35由反相器形成。
[0099]上面已經(jīng)描述該電路的操作，但在此處被明確重復(fù)以確定上升缺陷。
[0100]首先，初始化系統(tǒng)。
[0101]在初始化階段期間，將低外部控制信號(hào)(邏輯O)施加至第一管芯一管芯I的RUN引腳。為了確定上升缺陷，即當(dāng)信號(hào)從低轉(zhuǎn)變到高時(shí)的缺陷，首先采用低測(cè)試數(shù)據(jù)值(例如，邏輯O)來初始化測(cè)試。獨(dú)立于到與門44的第二輸入的值(因?yàn)樵诔跏蓟陂gRUN信號(hào)為低)，產(chǎn)生低控制信號(hào)(例如，邏輯O)用于控制第一復(fù)用器41和第二復(fù)用器42?？刂频诙?fù)用器42以將施加至引腳SI的測(cè)試數(shù)據(jù)(在確定上升缺陷的情況下為低信號(hào)，例如邏輯O)提供到觸發(fā)器33的數(shù)據(jù)端口 D，并且控制第一復(fù)用器41以將外部時(shí)鐘信號(hào)CLK提供到觸發(fā)器33的時(shí)鐘端口 CLK。當(dāng)時(shí)鐘信號(hào)到達(dá)觸發(fā)器33的時(shí)鐘端口 CLK時(shí)，存在于其數(shù)據(jù)端口 D的數(shù)據(jù)被傳輸至輸出端口 Q。在測(cè)試上升缺陷的示例中，加載的測(cè)試數(shù)據(jù)由低值(邏輯O)組成。因此，該低值被傳輸至觸發(fā)器33的輸出端口 Q。
[0102]啟用回送功能。在圖4所示的實(shí)施例中，因?yàn)榈诙ミB一互連2是僅測(cè)試專用的互連，所以反饋回路總是關(guān)閉的，并且不需要單獨(dú)的LoopBackEnable信號(hào)。通過控制信號(hào)Extest控制第三復(fù)用器43，以允許在觸發(fā)器33的輸出端口的測(cè)試數(shù)據(jù)被傳輸至由第一互連一互連1、另一互連一互連2和它們之間的導(dǎo)電路徑形成的反饋回路。這樣，測(cè)試數(shù)據(jù)返回至測(cè)試電路31。另一方面，如果Extest的值為低(例如，邏輯0)，則功能數(shù)據(jù)被從第一管芯一管芯I傳輸至第二管芯一管芯2。
[0103]通過數(shù)據(jù)調(diào)節(jié)器(在所示的實(shí)施例中為使數(shù)據(jù)信號(hào)反相的反相器35)接收反饋回路上反饋的測(cè)試信號(hào)。因此，具有低值(例如，邏輯O)的測(cè)試信號(hào)現(xiàn)變成高值(例如，邏輯I)。該邏輯I被饋送至第二復(fù)用器42的第二輸入，第二復(fù)用器42的第一輸入為耦合至引腳SI的用于加載外部測(cè)試數(shù)據(jù)的端口。
[0104]在將測(cè)試數(shù)據(jù)傳輸至反饋回路的同時(shí)，測(cè)試數(shù)據(jù)還被發(fā)送至?xí)r鐘脈沖發(fā)生器36，更具體地，發(fā)送至?xí)r鐘脈沖發(fā)生器36的延遲元件40。在上面關(guān)于高電平描述的預(yù)確定延遲之后，產(chǎn)生測(cè)試時(shí)鐘信號(hào)STCLK，該測(cè)試時(shí)鐘信號(hào)STCLK被饋送至第一復(fù)用器41的第二輸入，第一復(fù)用器41的第一輸入專用于接收功能或測(cè)試時(shí)鐘信號(hào)CLK。
[0105]同樣，在將測(cè)試數(shù)據(jù)傳輸至反饋回路的同時(shí)，測(cè)試數(shù)據(jù)還被發(fā)送至與門44。在所示的實(shí)施例中，發(fā)送至與門44的信號(hào)為邏輯0，因此與門44的輸出為邏輯O。該后者的邏輯O被作為控制信號(hào)饋送至第一復(fù)用器41和第二復(fù)用器42，因此允許它們將外部測(cè)試信號(hào)和外部時(shí)鐘信號(hào)傳輸至觸發(fā)器33。
[0106]一旦電路被初始化(后半個(gè)時(shí)鐘周期)，則RUN被設(shè)置為高信號(hào)(例如，邏輯1)，以開始Load-n-Run (加載并運(yùn)行)階段。在第二步驟中，測(cè)試數(shù)據(jù)被加載到系統(tǒng)中。為了確定上升缺陷，由在信號(hào)引腳SI處的高測(cè)試信號(hào)(例如，邏輯I)取代低測(cè)試信號(hào)(例如，邏輯O)。由與門44產(chǎn)生的控制信號(hào)仍為0，該高測(cè)試信號(hào)(例如，邏輯I)被時(shí)鐘控制(clocked)到觸發(fā)器33中，并且被帶到它的輸出端口 Q。
[0107]隨著延遲檢查被執(zhí)行，Extest具有高值(例如，邏輯I )，并且第三復(fù)用器43被允許將信號(hào)(即，高值，例如邏輯I)從觸發(fā)器33的輸出端口 Q傳遞到第一互連一互連I。同時(shí)，該高值(例如，邏輯I)被路由到延遲元件40的輸入以及被路由到與門44的第二端口。
[0108]啟用回送功能，將測(cè)試信號(hào)(例如，邏輯I)從第一互連一互連I通過另一互連一互連2傳輸回測(cè)試電路31，更具體地傳輸回測(cè)試電路31的反相器35的輸入。使測(cè)試信號(hào)反相，即高信號(hào)變成低信號(hào)，例如邏輯I變成邏輯0，并且該低信號(hào)(例如，邏輯O)被施加至第二復(fù)用器42的第二端口。
[0109]在此期間，也被傳輸至延遲元件的高信號(hào)(例如，邏輯I)已經(jīng)導(dǎo)致饋送至第一復(fù)用器41的第二輸入端口的內(nèi)部時(shí)鐘信號(hào)STCLK的產(chǎn)生。
[0110]第三復(fù)用器43的輸出為高值(例如，邏輯1)，并且也被饋送至與門44的第二輸入端口，該與門44現(xiàn)在其輸入端口接收兩次高值(例如，邏輯I)。因此，與門44產(chǎn)生的輸出信號(hào)也具有高值(例如，邏輯1)，因而觸發(fā)第一復(fù)用器41和第二復(fù)用器42將內(nèi)部產(chǎn)生的時(shí)鐘信號(hào)STCLK和反饋的反相的測(cè)試信號(hào)分別饋送至觸發(fā)器33的時(shí)鐘端口 CLK和輸入端口 D。
[0111]根據(jù)測(cè)試信號(hào)在反饋回路上的傳輸產(chǎn)生的延遲和延遲元件40產(chǎn)生的延遲的不同，測(cè)試信號(hào)或時(shí)鐘信號(hào)中的任一個(gè)將首先到達(dá)觸發(fā)器33。如果反相的測(cè)試信號(hào)首先到達(dá)，則該反相的信號(hào)將被時(shí)鐘控制到觸發(fā)器33的輸出端口 Q并將被讀出，指示在管芯間互連中沒有發(fā)生延遲錯(cuò)誤。另一方面，如果時(shí)鐘信號(hào)首先到達(dá)，則舊的非反相的測(cè)試信號(hào)同樣將被時(shí)鐘控制到觸發(fā)器33的輸出端口 Q并且將被讀出，因此指示延遲錯(cuò)誤(因?yàn)樵谝呀?jīng)施加上升信號(hào)(例如邏輯I)的同時(shí)，將相繼讀出兩次低值(例如，邏輯O)。
[0112]圖5中示出了在無故障操作的情況下的這種上升缺陷測(cè)試的時(shí)序圖，同時(shí)圖6示出了有故障操作的情況?？梢钥闯觯诜聪嗥?5處的由管芯間互連產(chǎn)生的“正?！毖舆t為FA，而由延遲元件產(chǎn)生的“正?！毖舆t為CA。延遲元件處的延遲被選擇成大于預(yù)期的源于管芯間互連的的“正常”延遲(當(dāng)管芯間互連為無故障時(shí))。從圖6可以看出，在故障操作的情況下，在“正?！毖舆tF Λ之上，管芯間互連還提供補(bǔ)充延遲Φ，使得管芯間互連所致的總延遲F Δ +Φ大于延遲元件的預(yù)設(shè)延遲C Δ。
[0113]時(shí)序圖示出了信號(hào)Extest和ScanEnable首先被啟用。然后，兩個(gè)隨后的CLK時(shí)鐘周期發(fā)生:(1)初始化以及(2)Load-n-Run。在初始化周期中，在所示的實(shí)施例中，“O”值被掃描到觸發(fā)器中。而且，Run控制信號(hào)被確立。在Load-n-Run周期中，“I”值被掃描到觸發(fā)器中。在觸發(fā)器的輸出處的該O—I上升轉(zhuǎn)變?cè)谙嗤瑫r(shí)鐘周期內(nèi)產(chǎn)生以下后續(xù)自定時(shí)動(dòng)作:
[0114](I)復(fù)用器控制信號(hào)M被確立，致使兩個(gè)復(fù)用器的替換輸入被選擇。
[0115](2)反相的反饋回路Fn到達(dá)觸發(fā)器的數(shù)據(jù)輸入；
[0116](3)當(dāng)經(jīng)延遲的時(shí)鐘信號(hào)STCLK到達(dá)觸發(fā)器處時(shí)，該值Fn被時(shí)鐘控制到觸發(fā)器中。這使得觸發(fā)器內(nèi)容從“ I ”轉(zhuǎn)換到“ O ”。
[0117]在互連I和互連2經(jīng)受大于C Λ-F Λ的延遲缺陷的情況下，反相的反饋回路Fn到達(dá)太晚，并且觸發(fā)器保持在“I”。以這種方式，可在無故障和故障情況間進(jìn)行區(qū)分。
[0118]本發(fā)明的實(shí)施例的重要優(yōu)點(diǎn)在于，盡管管芯間互連的非?？斓男再|(zhì)和它們的延遲缺陷，所有外部施加的用于測(cè)試的信號(hào)(諸如，ScanEnable> Extest、DelaySelect、LoopBackEnable、Run、S1、SO)都不是時(shí)序關(guān)鍵的。
[0119]在本發(fā)明的特定實(shí)施例中，原始電路可能已經(jīng)包含如圖7所示的用于測(cè)試目的的封裝器單元70。這種封裝器單元70可包括類似觸發(fā)器和復(fù)用器的元件，并且根據(jù)本發(fā)明的實(shí)施例，這些元件可在測(cè)試電路中被重復(fù)用于延遲測(cè)試。圖8示出了這種測(cè)試電路重復(fù)利用封裝器單元70的元件的示例。
[0120]在所示的實(shí)施例中，封裝器70已經(jīng)包含觸發(fā)器和兩個(gè)復(fù)用器，一個(gè)復(fù)用器在觸發(fā)器的輸入之前，用于在外部施加的饋送至第一管芯一管芯I的引腳SI的測(cè)試信號(hào)和反饋的信號(hào)之間復(fù)用，且一個(gè)復(fù)用器在觸發(fā)器的輸出處，用于在功能信號(hào)(當(dāng)不在測(cè)試模式時(shí)施力口)和來自觸發(fā)器的測(cè)試信號(hào)(當(dāng)處于測(cè)試模式時(shí))之間復(fù)用。
[0121]根據(jù)本發(fā)明的實(shí)施例，用于測(cè)試延遲錯(cuò)誤的測(cè)試電路包括數(shù)據(jù)存儲(chǔ)元件，該數(shù)據(jù)存儲(chǔ)元件在本實(shí)施例中為從封裝器單元70中重復(fù)利用的觸發(fā)器33。增加時(shí)鐘脈沖發(fā)生器電路36，其包括延遲元件40和用于在外部時(shí)鐘信號(hào)和內(nèi)部產(chǎn)生的時(shí)鐘信號(hào)之間復(fù)用的復(fù)用器41。提供選擇邏輯，其包括用于在外部施加的測(cè)試數(shù)據(jù)信號(hào)和反饋的數(shù)據(jù)信號(hào)之間復(fù)用的復(fù)用器42、用于在從第一管芯一管芯I傳輸?shù)降诙苄疽还苄?的功能數(shù)據(jù)信號(hào)和測(cè)試數(shù)據(jù)信號(hào)之間選擇的復(fù)用器43、以及用于產(chǎn)生用于控制復(fù)用器41和42的控制信號(hào)的與門44。在所示的實(shí)施例中，從封裝器單元70重復(fù)利用用于在從第一管芯一管芯I傳輸?shù)降诙苄疽还苄?的功能數(shù)據(jù)信號(hào)和測(cè)試數(shù)據(jù)信號(hào)之間選擇的復(fù)用器43。此外，還增加適用于產(chǎn)生表示反饋的測(cè)試信號(hào)的信號(hào)(但該信號(hào)明顯與反饋的測(cè)試信號(hào)相區(qū)分)的數(shù)據(jù)調(diào)節(jié)器單兀，例如，反相器35。
[0122]到目前為止示出和以上描述的電路全部旨在用來確定上升延遲。在替代的實(shí)施例中，提供用于確定下降延遲的電路。
[0123]圖9示出了該電路的第一實(shí)施例。該實(shí)施例重復(fù)利用封裝器單元70的元件，但本發(fā)明不限于此并且本發(fā)明的實(shí)施例還可適用不重復(fù)利用封裝器單元的情況。而且，用于測(cè)試延遲錯(cuò)誤(具體而言為下降延遲)的測(cè)試電路包括用于臨時(shí)存儲(chǔ)測(cè)試數(shù)據(jù)值的數(shù)據(jù)存儲(chǔ)元件33。檢測(cè)器單元進(jìn)一步包括選擇邏輯，該選擇邏輯用于基于選擇控制信號(hào)選擇是否應(yīng)當(dāng)執(zhí)行互連測(cè)試的邏輯，并且如果是，則選擇哪一個(gè)數(shù)據(jù)應(yīng)當(dāng)被路由至第二管芯一管芯2，以及選擇哪一個(gè)信號(hào)應(yīng)當(dāng)被路由至數(shù)據(jù)存儲(chǔ)元件33。此外，提供用于調(diào)節(jié)從第二管芯一管芯2經(jīng)由反饋回路接收回的數(shù)據(jù)的數(shù)據(jù)調(diào)節(jié)器35 (例如，反相器)，以便能夠清楚地將該數(shù)據(jù)區(qū)別于傳輸至第二管芯一管芯2的數(shù)據(jù)。提供時(shí)鐘脈沖發(fā)生器36用于在將測(cè)試數(shù)據(jù)反饋回?cái)?shù)據(jù)存儲(chǔ)元件33之前對(duì)測(cè)試數(shù)據(jù)提供延遲。在第二管芯一管芯2中提供回送邏輯(未在圖9中明確示出，但顯示為閉環(huán)反饋電路)用于電互連第一互連一互連I和另一互連一互連2，因而形成至少部分地在管芯2內(nèi)的從第一管芯一管芯1、通過第一互連一互連1、經(jīng)由另一互連一互連2返回至第一管芯一管芯I的閉環(huán)。此外，提供另一反相器90，用于在將信號(hào)施加至?xí)r鐘發(fā)生器36和與門44之前使施加至第一互連一互連I的該信號(hào)本地地反相。在替代的實(shí)施例中(未示出)，可使用兩個(gè)反相器代替使用單個(gè)反相器90，一個(gè)在到延遲元件的路徑中，且一個(gè)在到與門的路徑中。
[0124]下文參照?qǐng)D9所示的系統(tǒng)描述用于確定下降缺陷的所述電路的操作。
[0125]首先，初始化系統(tǒng)。
[0126]在初始化階段期間，低外部控制信號(hào)(邏輯O)被施加至第一管芯一管芯I的RUN引腳。
[0127]為了確定下降缺陷，S卩，當(dāng)信號(hào)從高轉(zhuǎn)變到低時(shí)(例如，邏輯I到邏輯O)的缺陷，首先采用高測(cè)試數(shù)據(jù)值(例如，邏輯I)來初始化測(cè)試。獨(dú)立于到與門44的第二輸入的值(因?yàn)樵诔跏蓟陂gRUN信號(hào)為低)產(chǎn)生低控制信號(hào)(例如，邏輯O)以用于控制第一復(fù)用器41和第二復(fù)用器42?？刂频诙?fù)用器42以將施加至引腳SI的測(cè)試數(shù)據(jù)(在確定上升缺陷的情況下為高信號(hào)，例如邏輯I)提供到封裝器單元70的復(fù)用器91。復(fù)用器91由ScanEnable信號(hào)控制，從而允許來自SI引腳的高信號(hào)(例如邏輯I)被傳輸至觸發(fā)器33的數(shù)據(jù)輸入端口 D。第一復(fù)用器41由來自與門44的控制信號(hào)控制，以將外部時(shí)鐘信號(hào)CLK提供至觸發(fā)器33的時(shí)鐘端口 CLK。當(dāng)時(shí)鐘信號(hào)到達(dá)觸發(fā)器33的時(shí)鐘端口 CLK時(shí)，存在于其數(shù)據(jù)端口 D的數(shù)據(jù)被傳輸至其輸出端口 Q。在測(cè)試下降缺陷的示例中，加載的初始化測(cè)試數(shù)據(jù)由高值(例如邏輯I)組成。因此，該高值被傳輸至觸發(fā)器33的輸出端口 Q。
[0128]在所示的實(shí)施例中，由于第二互連一互連2是僅測(cè)試專用的互連，所以回送功能總是啟用。通過控制信號(hào)Extest控制第三復(fù)用器43，以允許在觸發(fā)器33的輸出端口的測(cè)試數(shù)據(jù)被傳輸至由第一互連一互連1、另一互連一互連2和它們之間的導(dǎo)電路徑形成的反饋回路。這樣，測(cè)試數(shù)據(jù)返回至第一管芯一管芯I。另一方面，如果Extest的值為低(例如，邏輯0)，則功能數(shù)據(jù)被從第一管芯一管芯I傳輸至第二管芯一管芯2。
[0129]通過數(shù)據(jù)調(diào)節(jié)器(在所示的實(shí)施例中，為使數(shù)據(jù)信號(hào)反相的反相器35)接收反饋回路上反饋的測(cè)試信號(hào)。因此，曾具有高值(例如，邏輯I)的測(cè)試信號(hào)現(xiàn)變成低值(例如，邏輯O)。該邏輯O被饋送至第二復(fù)用器42的第二輸入，第二復(fù)用器42的第一輸入為耦合至引腳SI的用于加載外部測(cè)試數(shù)據(jù)的端口。
[0130]在將測(cè)試數(shù)據(jù)傳輸至反饋回路的同時(shí)，在所示的實(shí)施例中，測(cè)試數(shù)據(jù)還被發(fā)送至反相器90，在反相器90處具有高值(例如，邏輯I)的信號(hào)變成具有低值(例如邏輯O)的信號(hào)。
[0131]反相的信號(hào)(邏輯O)被提供至?xí)r鐘脈沖發(fā)生器36，更具體地提供至?xí)r鐘脈沖發(fā)生器36的延遲元件40。在由延遲元件40確定的預(yù)確定延遲后，產(chǎn)生饋送至第一復(fù)用器41的第二輸入的下降沿STCLK，第一復(fù)用器41的第一輸入專用于接收外部時(shí)鐘信號(hào)CLK。
[0132]在將反相的測(cè)試數(shù)據(jù)傳輸至?xí)r鐘脈沖發(fā)生器36的同時(shí)，反相的測(cè)試數(shù)據(jù)還被發(fā)送至與門44。在所示的實(shí)施例中，發(fā)送至與門44的信號(hào)為邏輯0，因此，與門44的輸出保持為邏輯O。該后者的邏輯O被作為控制信號(hào)饋送至第一復(fù)用器41和第二復(fù)用器42，因此允許它們將外部測(cè)試信號(hào)和外部時(shí)鐘信號(hào)傳輸至觸發(fā)器33。
[0133]一旦電路被初始化(后半個(gè)時(shí)鐘周期)，則RUN被設(shè)置為高信號(hào)(例如，邏輯I)以開始Load-n-Run階段。在第二步驟中，測(cè)試數(shù)據(jù)被加載到系統(tǒng)中。為了確定下降缺陷，在信號(hào)引腳SI處，由低測(cè)試信號(hào)(例如，邏輯O)代替高測(cè)試信號(hào)(例如，邏輯I)。由與門44產(chǎn)生的控制信號(hào)仍為0，該低測(cè)試信號(hào)(例如，邏輯O)被傳遞到復(fù)用器91，從復(fù)用器91被傳輸至觸發(fā)器33的數(shù)據(jù)輸入端口 3、被時(shí)鐘控制到觸發(fā)器33、并被帶到觸發(fā)器33的輸出端口 Q。
[0134]隨著延遲檢查被執(zhí)行，Extest仍具有高值(例如，邏輯I )，并且第三復(fù)用器43被允許將信號(hào)(即，低值，例如邏輯O)從觸發(fā)器33的輸出端口 Q傳遞到第一互連一互連I。同時(shí)，該低值(例如，邏輯O)被路由到反相器90，在反相器90中它被轉(zhuǎn)換成高值(例如，邏輯I)，該高值被施加到延遲元件40的輸入并且去往與門44的第二端口。
[0135]啟用回送功能，將測(cè)試信號(hào)(例如，邏輯O)從第一互連一互連I通過另一互連一互連2傳輸回第一管芯一管芯1，更具體地，傳輸回第一管芯一管芯I的反相器35的輸入。使測(cè)試信號(hào)反相，即低信號(hào)變成高信號(hào)，例如邏輯O變成邏輯1，并且將該高信號(hào)(例如，邏輯I)施加至第二復(fù)用器42的第二端口。
[0136]在此期間，從第二反相器90獲得的被傳輸至延遲元件40的高信號(hào)(例如，邏輯I)已經(jīng)導(dǎo)致饋送至第一復(fù)用器41的第二輸入端口的內(nèi)部時(shí)鐘信號(hào)STCLK的產(chǎn)生。
[0137]從第二反相器90獲得的高信號(hào)(例如，邏輯I)還被饋送至與非(NAND)門44的第二輸入端，該與非門44現(xiàn)在在其輸入端口處接收兩次高值(例如，邏輯I)。因此，與非門44產(chǎn)生的輸出信號(hào)也具有高值(例如，邏輯1)，因而觸發(fā)第一復(fù)用器41和第二復(fù)用器42將內(nèi)部產(chǎn)生的時(shí)鐘信號(hào)STCLK和反饋的反相的測(cè)試信號(hào)分別饋送至觸發(fā)器33的時(shí)鐘端口 CLK和輸入端口 D。
[0138]根據(jù)反饋回路上測(cè)試信號(hào)的傳輸產(chǎn)生的延遲和延遲元件40產(chǎn)生的延遲的不同，測(cè)試信號(hào)或時(shí)鐘信號(hào)中的任一個(gè)將首先到達(dá)觸發(fā)器33。如果反相的測(cè)試信號(hào)首先到達(dá)，則該反相的信號(hào)將被時(shí)鐘控制到觸發(fā)器33的輸出端口 Q并將被讀出，指示在管芯間互連中沒有發(fā)生延遲錯(cuò)誤。另一方面，如果時(shí)鐘信號(hào)首先到達(dá)，則舊的非反相的測(cè)試信號(hào)將被再次時(shí)鐘控制到觸發(fā)器33的輸出端口 Q并將被讀出，因此指示延遲錯(cuò)誤。
[0139]圖10中示出了無故障操作的情況下這種下降缺陷測(cè)試的時(shí)序圖，同時(shí)圖11示出了故障操作的情況?？梢钥闯觯诜聪嗥?5處的由管芯間互連產(chǎn)生的“正?！毖舆t為FA，而由延遲元件產(chǎn)生的“正常”延遲為CA。延遲元件處的延遲被選擇成大于源自管芯間互連的預(yù)期的“正?！把舆t(當(dāng)管芯間互連為無故障時(shí))。從圖11可以看出，在故障操作的情況下，在“正?！把舆tF Λ之上，管芯間互連還提供補(bǔ)充延遲Φ，使得管芯間互連所致的總延遲F Δ +Φ大于延遲元件的預(yù)設(shè)延遲C Δ。
[0140]在本發(fā)明的另一實(shí)施例中，提供用于測(cè)試上升和下降轉(zhuǎn)變?nèi)毕輧烧叩臏y(cè)試電路。而且，所示的實(shí)施例是針對(duì)已經(jīng)存在測(cè)試封裝器單元70的情況，但本發(fā)明不限于此類實(shí)施例。[0141]圖12示出了第一實(shí)施例。在根據(jù)本發(fā)明的實(shí)施例提供的用于能夠檢測(cè)上升轉(zhuǎn)變?nèi)毕莸脑?例如，如圖4中所示示例，或具有圖8中的測(cè)試封裝器單元)之上，在時(shí)鐘發(fā)生器36之前和與門44之前的信號(hào)路徑中提供反相器單元(例如，反相器90)，用于使施加至這些元件的信號(hào)相對(duì)于施加至第一互連一互連I的信號(hào)反相。這允許確定下降轉(zhuǎn)變?nèi)毕?。為了還能夠采用相同的檢測(cè)電路確定上升轉(zhuǎn)變?nèi)毕?，反相器單?例如，反相器90)的功能應(yīng)當(dāng)允許被開啟或關(guān)閉，或反相器單元應(yīng)當(dāng)是可旁路的。
[0142]在圖12所示的實(shí)施例中，這通過提供與反相器90并聯(lián)的非反相元件120來獲得。因此，為從第三復(fù)用器43的輸出路由到時(shí)鐘發(fā)生器36和與門的輸入的信號(hào)提供兩個(gè)并行路徑:一個(gè)具有反相元件以及另一個(gè)具有非反相元件。通過從SI引腳獲得的控制信號(hào)執(zhí)行沿著哪一條路徑的選擇。如果在初始化過程之后SI引腳處的測(cè)試數(shù)據(jù)信號(hào)為高(例如，邏輯1)，則確定存在上升缺陷。該高信號(hào)被施加至非反相元件120，因而允許該非反相元件120起作用，并且以反相的形式施加至反相元件90，因而防止該反相元件90起作用。
[0143]替代地，如圖13中所示，可提供專門的引腳以用于施加指示將要確定上升轉(zhuǎn)變?nèi)毕莼蛳陆缔D(zhuǎn)變?nèi)毕莸倪x擇信號(hào)，而不是采用來自SI引腳的控制信號(hào)。
[0144]在之前公開的所有實(shí)施例中，檢測(cè)器電路可被放置在待測(cè)試的互連的發(fā)送側(cè)，在一些附圖中表示為S-STDD。在替代的實(shí)施例中，例如，如圖14所示，功能數(shù)據(jù)輸入可從第二管芯一管芯2提供，同時(shí)用于確定上升和/或下降轉(zhuǎn)變?nèi)毕莸臏y(cè)試電路可在第一管芯一管芯I中提供。此類實(shí)施例在一些附圖中表示為R-STDD。應(yīng)用相同的概念，但檢測(cè)器電路的實(shí)施細(xì)節(jié)稍微改變，并且這也導(dǎo)致S-STDD和R-STDD之間的區(qū)別。
[0145]在本發(fā)明的實(shí)施例中，第一互連一互連I是現(xiàn)有的功能互連，該功能互連將進(jìn)行延遲缺陷測(cè)試。另一互連一互連2可以是特定提供用于測(cè)試目的的專門的互連，如圖15中的不同實(shí)施例所示，或存在于在電路正常起作用期間使用的電路中的另一功能互連，但在延遲缺陷的測(cè)試期間重復(fù)用于測(cè)試目的，如圖16中的不同實(shí)施例所示。
`[0146]圖15中的第一和第二圖基本相同，但其中在第一或第二管芯中提供用于延遲測(cè)試的測(cè)試電路，第一管芯和第二管芯為堆疊中的底部和頂部管芯(較低和較高定位的管芯)。
[0147]在圖15的所有三個(gè)子圖中，以下成立:
[0148]?管芯I是較低/底部管芯，管芯2是較高/頂部管芯。這對(duì)圖15的實(shí)施例成立，然而，并不旨在限制本發(fā)明。
[0149]?互連I是功能互連，即，將要進(jìn)行延遲缺陷測(cè)試的IC設(shè)計(jì)的功能任務(wù)模式的一部分的互連。
[0150].互連2是僅測(cè)試用互連，即，不是功能、任務(wù)模式設(shè)計(jì)的一部分，而是僅為了測(cè)試的目的而增加。
[0151]在圖15 (a)中，互連I是從管芯I到管芯2的功能信號(hào)路徑的一部分。根據(jù)本發(fā)明的實(shí)施例的測(cè)試電路31是管芯I的一部分(如上所述)。
[0152]圖15 (b)示出替代的實(shí)施例，其中連接I是從管芯2到管芯I的功能信號(hào)路徑的一部分，并且其中根據(jù)本發(fā)明的實(shí)施例的測(cè)試電路31是管芯2的一部分。
[0153]圖15 (C)示出另一替代的實(shí)施例，其中互聯(lián)I是從管芯2到管芯I的功能信號(hào)路徑的一部分，而其中根據(jù)本發(fā)明的實(shí)施例的測(cè)試電路31是管芯I的一部分。此處測(cè)試電路31是接收STDD (R-STDD)，與圖15 (a)和圖15 (b)中的發(fā)送STDD (S-STDD)相反。
[0154]圖15 (a-c) 一起示出本發(fā)明獨(dú)立于待測(cè)試互連的方向和根據(jù)本發(fā)明的實(shí)施例的測(cè)試電路的相對(duì)位置。
[0155]圖16示出不一定要使每個(gè)將被測(cè)試的功能互連和附加的僅測(cè)試用互連配對(duì)，配對(duì)將會(huì)使管芯I和管芯2之間的互連的數(shù)量加倍并因此可能是昂貴的。相反，可能將兩個(gè)已經(jīng)存在的功能互連配對(duì)到反饋回路中。這避免、減少并可能消除對(duì)僅測(cè)試專用的互連的需要。在圖16的兩個(gè)子圖中，互連I和2均是已經(jīng)現(xiàn)有的將被測(cè)試的功能互連。
[0156]在圖16 Ca)中，管芯I和2中的功能電路使用如箭頭所示相反的方向上的互連I和2。在測(cè)試模式中，通過互連I和2的反饋回路在與這些互連將要被功能性使用的方向相同的方向中重復(fù)利用這些互連。為了測(cè)試目的重復(fù)利用功能互連需要可控制的開關(guān)，該可控制的開關(guān)將測(cè)試信號(hào)復(fù)用至功能路徑。在圖16 (a)的示例中，檢測(cè)器電路31是在管芯I中并且控制互連I。此外，在管芯2中示出開關(guān)160，該開關(guān)160將測(cè)試信號(hào)復(fù)用至互連2的功能路徑上；該開關(guān)可能例如被實(shí)現(xiàn)為復(fù)用器并且由適當(dāng)?shù)目刂菩盘?hào)LB控制。
[0157]在圖16 (b)中，管芯I和2中的功能電路以相同的方向使用互連I和2 ;在該示例中，如箭頭所示的從管芯I到管芯2。測(cè)試模式重復(fù)利用這些互連。為了產(chǎn)生反饋回路，需要兩個(gè)互連以相反的方向傳送信號(hào)。為了做到這一點(diǎn)，在該示例中，互連2在測(cè)試模式下以與它的功能方向相反的方向使用?；ミB本身是沒有方向的，但是互連周圍的電路定義其方向。因此，需要在任一管芯中實(shí)現(xiàn)可三態(tài)的驅(qū)動(dòng)器，以使互連2從功能到測(cè)試模式改變方向。在圖16 (b)的示例中，該方向重新配置由偽靜態(tài)控制信號(hào)LB控制。
[0158]在本發(fā)明的又一替代實(shí)施例中，如圖17中的不同實(shí)施例所示，一個(gè)測(cè)試電路S-STDD可服務(wù)多個(gè)回送。對(duì)此，可按需添加復(fù)用器。
[0159]圖17示出了 3個(gè)同時(shí)產(chǎn)生的回送，通過正確地控制提供輸入到測(cè)試電路S-STDD的復(fù)用器相繼測(cè)試每個(gè)回送。測(cè)試電路在多個(gè)互連上共享。這種實(shí)現(xiàn)的優(yōu)點(diǎn)在于，不需要為每對(duì)管芯間互連提供測(cè)試電路來測(cè)試它們，因此節(jié)約基底空間并進(jìn)而降低成本。然而，在另一方面，由于對(duì)多個(gè)互連的測(cè)試以串行模式執(zhí)行，故測(cè)試時(shí)間變得更長。因此，在測(cè)試時(shí)間和將提供的測(cè)試模塊數(shù)量之間存在折衷。
[0160]雖然在附圖和以上描述中已示出并描述了本發(fā)明，但此類例示和描述應(yīng)被認(rèn)為是說明性的或示例性的而不是限制性的。以上描述詳細(xì)說明了本發(fā)明的某些實(shí)施例。然而，應(yīng)當(dāng)理解，不管以上在文本中顯得如何詳細(xì)，本發(fā)明可以其他方式實(shí)現(xiàn)。本發(fā)明不限于所公開的實(shí)施例。
【權(quán)利要求】
1.一種測(cè)試電路(30)，用于測(cè)試在包括通過至少第一管芯間互連(互連I)彼此電連接的至少第一管芯(管芯I)和第二管芯(管芯2)的結(jié)構(gòu)中的管芯間互連的延遲轉(zhuǎn)變延遲缺陷， 所述測(cè)試電路(30)包括: -輸入端口，用于接收測(cè)試數(shù)據(jù)值， -數(shù)據(jù)存儲(chǔ)元件(33)，用于臨時(shí)存儲(chǔ)測(cè)試數(shù)據(jù)值， -另一管芯間互連(互連2)，至少針對(duì)將被測(cè)試的第一管芯間互連(互連I)而被設(shè)置用于電連接(32)至第一管芯間互連(互連I)以便形成用于將所述測(cè)試數(shù)據(jù)值從所述數(shù)據(jù)存儲(chǔ)元件(33)傳輸回所述數(shù)據(jù)存儲(chǔ)元件(33)的反饋回路， -數(shù)據(jù)調(diào)節(jié)器，用于調(diào)節(jié)反饋測(cè)試數(shù)據(jù)值以使其區(qū)別于所存儲(chǔ)的測(cè)試數(shù)據(jù)值， -時(shí)鐘脈沖發(fā)生器(36 )，用于產(chǎn)生經(jīng)延遲的時(shí)鐘脈沖， -選擇邏輯，用于將生成的經(jīng)延遲的時(shí)鐘脈沖和經(jīng)調(diào)節(jié)的反饋測(cè)試數(shù)據(jù)值施加至數(shù)據(jù)存儲(chǔ)元件，以及 -讀出裝置，用于讀出存儲(chǔ)在數(shù)據(jù)存儲(chǔ)元件(33)中的測(cè)試數(shù)據(jù)值。
2.如權(quán)利要求1所述的測(cè)試電路，其特征在于，所述時(shí)鐘脈沖發(fā)生器(36)包括延遲元件(40)，所述延遲元件(40)用于延遲通過反饋回路發(fā)送的測(cè)試數(shù)據(jù)值的等效項(xiàng)，以用于產(chǎn)生所述經(jīng)延遲的時(shí)鐘脈沖。
3.如上述權(quán)利要求中的任一項(xiàng)所述的測(cè)試電路，其特征在于，所述時(shí)鐘脈沖發(fā)生器被設(shè)置成使得:當(dāng)所述經(jīng)延遲的時(shí)鐘脈沖傳送通過所述反饋回路時(shí)，所述經(jīng)延遲的時(shí)鐘脈沖具有大于測(cè)試數(shù)據(jù)信號(hào)的預(yù)期功能延遲的延遲。
4.如上述權(quán)利要求中的任一項(xiàng)所述的測(cè)試電路，其特征在于，所述時(shí)鐘脈沖發(fā)生器(36)采用具有固定延遲的延遲元件實(shí)現(xiàn)。
5.如權(quán)利要求1至3中任一項(xiàng)所述的測(cè)試電路，其特征在于，所述時(shí)鐘脈沖發(fā)生器(36)采用具有可編程延遲的延遲元件實(shí)現(xiàn)。
6.如上述權(quán)利要求中的任一項(xiàng)所述的測(cè)試電路，其特征在于，所述選擇邏輯(34)包括多路復(fù)用器(42)，所述多路復(fù)用器(42)用于控制所述數(shù)據(jù)存儲(chǔ)(33)以使替代的輸入被提供至所述數(shù)據(jù)存儲(chǔ)(33)的數(shù)據(jù)輸入，其中在數(shù)據(jù)輸入處所提供的替代的輸入為外部施加的測(cè)試數(shù)據(jù)信號(hào)，或?yàn)橐呀?jīng)傳送通過反饋回路之后的所述測(cè)試數(shù)據(jù)信號(hào)。
7.如上述權(quán)利要求中的任一項(xiàng)所述的測(cè)試電路，其特征在于，所述選擇邏輯(34)包括多路復(fù)用器(41)，所述多路復(fù)用器(41)用于控制所述數(shù)據(jù)存儲(chǔ)(33)以使替代的輸入被提供至所述數(shù)據(jù)存儲(chǔ)(33)的時(shí)鐘輸入，其中在所述時(shí)鐘輸入處所提供的替代的輸入為外部產(chǎn)生的時(shí)鐘信號(hào)或經(jīng)延遲的時(shí)鐘脈沖。
8.如上述權(quán)利要求中的任一項(xiàng)所述的測(cè)試電路，其特征在于，所述測(cè)試電路與現(xiàn)有的用于測(cè)試目的的封裝器單元組合。
9.如上述權(quán)利要求中的任一項(xiàng)所述的測(cè)試電路，其特征在于，所述測(cè)試電路被設(shè)置用于確定僅上升延遲轉(zhuǎn)變延遲缺陷、下降延遲轉(zhuǎn)變延遲缺陷或以上兩者。
10.如上述權(quán)利要求中的任一項(xiàng)所述的測(cè)試電路，其特征在于，所述數(shù)據(jù)存儲(chǔ)元件(33)包括觸發(fā)器。
11.如上述權(quán)利要求中的任一項(xiàng)所述的測(cè)試電路，其特征在于，所述另一管芯間互連(互連2)是功能互連。
12.如上述權(quán)利要求1至10中的任一項(xiàng)所述的測(cè)試電路，其特征在于，所述另一管芯間互連(互連2)是僅測(cè)試用互連。
13.一種包括通過至少第一管芯間互連(互連1)彼此電連接的至少第一管芯(管芯1)和第二管芯(管芯2)的結(jié)構(gòu)，所述第一管芯(管芯1)或第二管芯(管芯2)中的至少一個(gè)包括第一電路， 其中，所述第一或第二管芯(管芯1，管芯2)中的至少一個(gè)進(jìn)一步包括用于測(cè)試所述至少一個(gè)管芯間互連中的轉(zhuǎn)變延遲缺陷的測(cè)試電路， 所述測(cè)試電路包括: -輸入端口，用于接收測(cè)試數(shù)據(jù)值， -數(shù)據(jù)存儲(chǔ)元件(33)，用于臨時(shí)存儲(chǔ)所述測(cè)試數(shù)據(jù)值， -另一管芯間互連(互連2)，至少針對(duì)將被測(cè)試的第一管芯間互連(互連1)被設(shè)置用于電連接(32)至第一管芯間互連(互連1)以便形成用于將測(cè)試數(shù)據(jù)值從所述數(shù)據(jù)存儲(chǔ)元件(33)傳輸回所述數(shù)據(jù)存儲(chǔ)元件(33)的反饋回路， -數(shù)據(jù)調(diào)節(jié)器，用于調(diào)節(jié)反饋測(cè)試數(shù)據(jù)值以使其區(qū)別于所存儲(chǔ)的測(cè)試數(shù)據(jù)值， -時(shí)鐘脈沖發(fā)生器(36 )，用于產(chǎn)生經(jīng)延遲的時(shí)鐘脈沖， -選擇邏輯，用于將生成的經(jīng)延遲的時(shí)鐘脈沖和經(jīng)調(diào)節(jié)的反饋測(cè)試數(shù)據(jù)值應(yīng)用至所述數(shù)據(jù)存儲(chǔ)元件，以及 -讀出裝置，用于讀出存儲(chǔ)在所述數(shù)據(jù)存儲(chǔ)元件(33)中的測(cè)試數(shù)據(jù)值。
14.如權(quán)利要求13所述的結(jié)構(gòu)，其特征在于，所述至少第一管芯(管芯1)和第二管芯(管芯2)以3D芯片配置一個(gè)堆疊在另一個(gè)之上。
15.如權(quán)利要求13所述的結(jié)構(gòu)，其特征在于，所述互連經(jīng)過諸如內(nèi)插器之類的第三管芯。
16.一種用于測(cè)試在包括通過至少第一管芯間互連(互連I)彼此電連接的至少第一管芯(管芯I)和第二管芯(管芯2)的結(jié)構(gòu)中的管芯間互連中的轉(zhuǎn)變延遲缺陷的方法， 所述方法包括: -接收測(cè)試數(shù)據(jù)值， -將測(cè)試數(shù)據(jù)值暫時(shí)存儲(chǔ)在數(shù)據(jù)存儲(chǔ)元件中， -將測(cè)試數(shù)據(jù)值從所述第一管芯通過包括所述第一管芯間互連和另一管芯間互連的反饋回路傳輸回所述第一管芯， -調(diào)節(jié)反饋測(cè)試數(shù)據(jù)值以使它與所接收的測(cè)試數(shù)據(jù)值有區(qū)別并將它饋送至所述數(shù)據(jù)存儲(chǔ)元件， -確定在預(yù)確定的延遲之后所述測(cè)試數(shù)據(jù)值或經(jīng)調(diào)節(jié)的測(cè)試數(shù)據(jù)值是否被存儲(chǔ)在所述數(shù)據(jù)存儲(chǔ)元件中，并且據(jù)此判斷是否發(fā)生轉(zhuǎn)變延遲缺陷。
【文檔編號(hào)】G01R31/00GK103777090SQ201310492169
【公開日】2014年5月7日 申請(qǐng)日期:2013年10月18日 優(yōu)先權(quán)日:2012年10月19日
【發(fā)明者】S·庫瑪戈埃爾, E·J·馬里尼森 申請(qǐng)人:Imec公司