專利名稱：新型電能質(zhì)量多指標(biāo)數(shù)據(jù)處理模塊的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型屬于電能質(zhì)量監(jiān)測領(lǐng)域，尤其是ー種新型電能質(zhì)量多指標(biāo)數(shù)據(jù)處理模塊。
背景技術(shù)：
隨著我國電網(wǎng)建設(shè)的快速發(fā)展，對電網(wǎng)電能質(zhì)量的要求越來越高。要解決電網(wǎng)電能質(zhì)量問題，就必須要對電網(wǎng)的電能質(zhì)量狀況實(shí)施有效的監(jiān)測和 對監(jiān)測信息的進(jìn)行有效管理、分析和評估。電能質(zhì)量的評估以測量數(shù)據(jù)為基礎(chǔ)，對其計(jì)算和統(tǒng)計(jì)分析而得出評估結(jié)論的，而電能質(zhì)量監(jiān)測是評估數(shù)據(jù)的直接來源，是電能質(zhì)量評估中的重要前提。由于電能質(zhì)量監(jiān)測涉及多項(xiàng)指標(biāo)、多個(gè)運(yùn)算過程，其中諧波計(jì)算與電壓閃變分析運(yùn)算量最大，為了保證電カ參數(shù)的實(shí)時(shí)、準(zhǔn)確的采集與數(shù)據(jù)分析能力，在線實(shí)時(shí)監(jiān)測中若采用單一 DSP做數(shù)據(jù)處理將會因DSP負(fù)荷過重而引發(fā)時(shí)序沖突，因此，必須要使用很高的處理速度和較寬總線結(jié)構(gòu)的DSP芯片，増加了設(shè)備復(fù)雜程度和設(shè)備成本。
發(fā)明內(nèi)容本實(shí)用新型的目的在于克服現(xiàn)有技術(shù)的不足，提供一種設(shè)計(jì)合理、集成度高、處理速度快的新型電能質(zhì)量多指標(biāo)數(shù)據(jù)處理模塊。本實(shí)用新型解決其技術(shù)問題是采取以下技術(shù)方案實(shí)現(xiàn)的ー種新型電能質(zhì)量多指標(biāo)數(shù)據(jù)處理模塊，由FPGA芯片構(gòu)成，在該FPGA內(nèi)設(shè)有用于存儲采樣數(shù)據(jù)的SRAM存儲器、正弦表、余弦表、兩個(gè)實(shí)部運(yùn)算乘法器、兩個(gè)虛部運(yùn)算乘法器、一個(gè)實(shí)部加法器、一個(gè)虛部加法器和DPRAM存儲器，SRAM存儲器的輸出端分別連接到兩個(gè)實(shí)部運(yùn)算乘法器、兩個(gè)虛部運(yùn)算乘法器的一個(gè)輸入端，同時(shí)SRAM存儲器的采樣數(shù)據(jù)送入到DPRAM存儲器的采樣數(shù)據(jù)存儲區(qū)，兩個(gè)實(shí)部運(yùn)算乘法器的另ー個(gè)輸入端分別與正弦表相連接，兩個(gè)虛部運(yùn)算乘法器的另ー個(gè)輸入端分別與余弦表相連接，兩個(gè)實(shí)部運(yùn)算乘法器的輸出端與實(shí)部加法器相連接，兩個(gè)虛部運(yùn)算乘法器的輸出端與虛部加法器相連接，實(shí)部運(yùn)算加法器和虛部運(yùn)算加法器的輸出端構(gòu)成ー個(gè)復(fù)數(shù)并存放到DPRAM中的DFT結(jié)果存儲區(qū)，該DPRAM包括兩個(gè)DFT結(jié)果存儲區(qū)和采樣數(shù)據(jù)存儲區(qū)，DPRAM中的兩個(gè)存儲區(qū)共同輸出到DSP中進(jìn)行電能質(zhì)量分析處理。而且，所述的SRAM存儲器采用乒乓雙緩沖區(qū)結(jié)構(gòu)，每個(gè)緩沖區(qū)存儲10周波采樣數(shù)據(jù)。本實(shí)用新型的優(yōu)點(diǎn)和積極效果是本實(shí)用新型利用FPGA的靈活可編程特點(diǎn)，在FPGA內(nèi)部設(shè)計(jì)了多個(gè)功能模塊，這些模塊各自獨(dú)立運(yùn)行，共同完成所賦予的各項(xiàng)功能，完全滿足高速電能質(zhì)量數(shù)據(jù)處理要求。由于在FPGA內(nèi)部采用并行處理方式，所以單個(gè)模塊不需要很高的時(shí)鐘頻率就可以完成很大的數(shù)據(jù)處理量，頻率余量也很大，實(shí)時(shí)性好，速度快。本實(shí)用新型與DSP配合使用，有效地減輕了 DSP的負(fù)擔(dān)，提高了系統(tǒng)的集成化程度，使得高速電能質(zhì)量數(shù)據(jù)的處理可以簡單方便地實(shí)現(xiàn)。

圖I是本實(shí)用新型的電路圖。
具體實(shí)施方式
以下結(jié)合附圖對本實(shí)用新型實(shí)施例做進(jìn)ー步詳述ー種新型電能質(zhì)量多指標(biāo)數(shù)據(jù)處理模塊，如圖I所示，由FPGA芯片構(gòu)成，在本實(shí)施 例中，F(xiàn)PGA芯片采用Altera公司EP3C5E144芯片。在FGPA內(nèi)部包括用于存儲10周波采樣數(shù)據(jù)的SRAM存儲器、正弦表、余弦表、兩個(gè)實(shí)部運(yùn)算乘法器、兩個(gè)虛部運(yùn)算乘法器、ー個(gè)實(shí)部加法器、一個(gè)虛部加法器和DPRAM存儲器。在本實(shí)施例中，SRAM存儲器采用乒乓雙緩沖區(qū)結(jié)構(gòu)，當(dāng)前采樣數(shù)據(jù)暫存在A區(qū)，此時(shí)FPGA可以對B區(qū)的10周波采樣數(shù)據(jù)進(jìn)行運(yùn)算；當(dāng)A區(qū)存滿10周波以后，B區(qū)的數(shù)據(jù)已經(jīng)計(jì)算完畢，采樣數(shù)據(jù)改為存到B區(qū)，這時(shí)可以對A區(qū)的10周波數(shù)據(jù)進(jìn)行運(yùn)算，并以此循環(huán)，SRAM存儲器的輸出端分別連接到兩個(gè)實(shí)部運(yùn)算乘法器、兩個(gè)虛部運(yùn)算乘法器的一個(gè)輸入端，同時(shí)SRAM存儲器的采樣數(shù)據(jù)送入到DPRAM存儲器的采樣數(shù)據(jù)存儲區(qū)，兩個(gè)實(shí)部運(yùn)算乘法器的另ー個(gè)輸入端分別與正弦表相連接，兩個(gè)虛部運(yùn)算乘法器的另ー個(gè)輸入端分別與余弦表相連接，兩個(gè)實(shí)部運(yùn)算乘法器的輸出端與實(shí)部加法器相連接，兩個(gè)虛部運(yùn)算乘法器的輸出端與虛部加法器相連接，實(shí)部運(yùn)算加法器和虛部運(yùn)算加法器的輸出端構(gòu)成ー個(gè)復(fù)數(shù)并存放到DPRAM中的DFT結(jié)果存儲區(qū)，該DPRAM包括兩個(gè)DFT結(jié)果存儲區(qū)和采樣數(shù)據(jù)存儲區(qū)，DPRAM中的兩個(gè)存儲區(qū)共同輸出到DSP中進(jìn)行下ー步處理。本實(shí)用新型充分利用FPGA的高性能、高靈活性、友好的開發(fā)環(huán)境、可在線編程等特點(diǎn)，使得基于FPGA的設(shè)計(jì)滿足了高速數(shù)字信號處理的要求。為了提高處理速度，在FPGA內(nèi)部設(shè)有2條流水線，一條用DFT計(jì)算實(shí)部，一條用DFT計(jì)算虛部，2條流水線用同一數(shù)據(jù)源(SRAM的采樣數(shù)據(jù))同時(shí)處理。在FPGA與DSP之間通過雙ロ RAM(DPRAM)進(jìn)行數(shù)據(jù)交換，可以有效提高處理速度，同吋，DPRAM將DFT結(jié)果與采樣數(shù)據(jù)分別存放在不同的存儲區(qū)可有效地防止數(shù)據(jù)沖突。本實(shí)用新型處理過程為FPGA控制采樣過程，讀取采樣數(shù)據(jù)并存放到SRAM中，采樣數(shù)據(jù)一方面通過DPRAM送到DSP中，另ー方面通過實(shí)部計(jì)算和虛部計(jì)算等DFT計(jì)算過程，將DFT結(jié)果(諧波值)通過DPRAM送入到DSP中，DSP根據(jù)DFT結(jié)果及采樣數(shù)據(jù)做電能質(zhì)量相關(guān)指標(biāo)分析處理。需要強(qiáng)調(diào)的是，本實(shí)用新型所述的實(shí)施例是說明性的，而不是限定性的，因此本實(shí)用新型并不限于具體實(shí)施方式
中所述的實(shí)施例，凡是由本領(lǐng)域技術(shù)人員根據(jù)本實(shí)用新型的技術(shù)方案得出的其他實(shí)施方式，同樣屬于本實(shí)用新型保護(hù)的范圍。
權(quán)利要求1.ー種新型電能質(zhì)量多指標(biāo)數(shù)據(jù)處理模塊，其特征在于由FPGA芯片構(gòu)成，在該FPGA內(nèi)設(shè)有用于存儲采樣數(shù)據(jù)的SRAM存儲器、正弦表、余弦表、兩個(gè)實(shí)部運(yùn)算乘法器、兩個(gè)虛部運(yùn)算乘法器、一個(gè)實(shí)部加法器、一個(gè)虛部加法器和DPRAM存儲器，SRAM存儲器的輸出端分別連接到兩個(gè)實(shí)部運(yùn)算乘法器、兩個(gè)虛部運(yùn)算乘法器的一個(gè)輸入端，同時(shí)SRAM存儲器的采樣數(shù)據(jù)送入到DPRAM存儲器的采樣數(shù)據(jù)存儲區(qū)，兩個(gè)實(shí)部運(yùn)算乘法器的另ー個(gè)輸入端分別與正弦表相連接，兩個(gè)虛部運(yùn)算乘法器的另ー個(gè)輸入端分別與余弦表相連接，兩個(gè)實(shí)部運(yùn)算乘法器的輸出端與實(shí)部加法器相連接，兩個(gè)虛部運(yùn)算乘法器的輸出端與虛部加法器相連接，實(shí)部運(yùn)算加法器和虛部運(yùn)算加 法器的輸出端構(gòu)成ー個(gè)復(fù)數(shù)并存放到DPRAM中的DFT結(jié)果存儲區(qū)，該DPRAM包括兩個(gè)DFT結(jié)果存儲區(qū)和采樣數(shù)據(jù)存儲區(qū)，DPRAM中的兩個(gè)存儲區(qū)共同輸出到DSP中進(jìn)行電能質(zhì)量分析處理。
2.根據(jù)權(quán)利要求I所述的新型電能質(zhì)量多指標(biāo)數(shù)據(jù)處理模塊，其特征在于所述的SRAM存儲器采用乒乓雙緩沖區(qū)結(jié)構(gòu)，每個(gè)緩沖區(qū)存儲10周波采樣數(shù)據(jù)。
專利摘要本實(shí)用新型涉及一種新型電能質(zhì)量多指標(biāo)數(shù)據(jù)處理模塊，其技術(shù)特點(diǎn)是由FPGA芯片構(gòu)成，控制采樣過程，得到的采樣數(shù)據(jù)通過正弦表、兩個(gè)實(shí)部運(yùn)算乘法器和實(shí)部加法器進(jìn)行實(shí)部計(jì)算，通過余弦表、兩個(gè)虛部運(yùn)算乘法器和虛部加法器進(jìn)行虛部計(jì)算，實(shí)部運(yùn)算加法器和虛部運(yùn)算加法器的輸出端構(gòu)成一個(gè)復(fù)數(shù)并存放到DPRAM中的DFT結(jié)果存儲區(qū)，該DPRAM的DFT結(jié)果存儲區(qū)和采樣數(shù)據(jù)存儲區(qū)共同輸出到DSP中進(jìn)行電能質(zhì)量分析處理。本實(shí)用新型設(shè)計(jì)合理，在FPGA內(nèi)部采用并行處理方式，不需要很高的時(shí)鐘頻率就可以完成很大的數(shù)據(jù)處理量，具有實(shí)時(shí)性好、速度快等特點(diǎn)，本實(shí)用新型與DSP配合使用，提高了系統(tǒng)的集成化程度，使得高速電能質(zhì)量數(shù)據(jù)的處理可以簡單方便地實(shí)現(xiàn)。
文檔編號G01R31/00GK202404180SQ20122000109
公開日2012年8月29日 申請日期2012年1月4日 優(yōu)先權(quán)日2012年1月4日
發(fā)明者劉美靜, 劉穎英, 周勝軍, 安哲, 崔健, 張樹民, 李國棟, 王同勛, 羅開信, 郭浩 申請人:中國電力科學(xué)研究院, 天津市電力公司